JP2010108585A - 半導体記憶装置 - Google Patents

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Abstract

【課題】不良救済に伴うメモリアクセスを、簡便かつ高速に実現する。
【解決手段】半導体記憶装置におけるスペアメモリ内に、不良救済回数を記憶する冗長メモリセルアレイを設ける。外部より信号を受けると、当該冗長メモリセルアレイに信号が切り替わり、不良救済回数の判定が行われる。その後、当該判定結果を基に、さらに不良メモリセルの判定を行うか、あるいは、判定を終えてメインメモリセルにデータの書き込みを行うか、決定する。このように、不良救済回数を記憶する冗長メモリセルアレイを設けることで、不良救済状態を素早く把握することが可能となる。
【選択図】図１

Description

技術分野は、半導体記憶装置における不良救済技術に関する。
近年、半導体記憶装置の大容量化による製造工程の増大やその複雑化により、メモリセルの歩留まりが低下する傾向にある。そこで、半導体記憶装置自体の歩留まり向上のため、不良メモリセルを含むメモリセルアレイに対するさまざまな不良救済技術が提案されている。
例えば、半導体記憶装置内に冗長回路を設けておき、冗長回路によるメモリセルの不良判定の結果、不良となったメモリセルをスペアセルに置換して救済する技術が提案されている（例えば、特許文献１参照）。
また、半導体記憶装置内のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に発生した不良を、該半導体記憶装置内に搭載した欠陥救済用ＬＳＩ内の冗長用ＲＡＭ部に置換して救済する技術が提案されている（例えば、特許文献２参照）。
特開２００６−１０７５８３号公報 特開平８−１６４８６号公報
しかし、不良救済のためには、不良メモリセルのアドレスおよび未使用のスペアメモリのアドレスを検出することが必要であることから、メモリ容量の増大に伴ってメモリアクセス数が増加し、メモリアクセス時間が長くなってしまう。また、メモリ容量の増大に伴って制御回路構成の拡大を招いてしまう。
上記の問題点にかんがみ、制御回路構成を拡大することなく、簡便かつ高速なメモリアクセスを実現することを課題とする。
本発明の一態様は、スペアメモリ内に、不良救済回数を記憶する冗長メモリセルアレイが設けられた半導体記憶装置である。外部より信号を受けると、当該冗長メモリセルアレイに信号が切り替わり、不良救済回数の判定が行われる。その後、当該判定結果を基に、さらに不良メモリセルの判定を行うか、あるいは、判定を終えてメインメモリセルにデータの書き込みを行うか、決定する。
この半導体記憶装置の一は、電気的に書き込みおよび読み出しが可能な複数のメモリセルを有する第１のメモリセルアレイと、複数の冗長メモリセルを含む第２のメモリセルアレイと、制御回路と、を備え、第２のメモリセルアレイは、書き込み不良救済回数を記憶する冗長メモリセルを含む第１の領域と、不良メモリセルのアドレスを記憶する冗長メモリセルを含む第２の領域と、を有することを特徴とする。
ここで、制御回路は、第１の領域にアクセスして不良救済回数を判定し、判定の結果によって、第２の領域にアクセスするか否かを決定することを特徴とする。
第２のメモリセルアレイは、不良メモリセルを置換する冗長メモリセルを含む第３の領域を有していてもよい。
この半導体記憶装置は、正常書き込みを記憶するメモリセルを有していてもよい。
上記半導体記憶装置は、ＤＲＡＭ、ＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュメモリなどに適用できる。
半導体記憶装置において、不良救済回数に応じて、不良メモリセルのアドレスの判定を行うため、より簡便かつ高速な動作が可能となる。また、大容量のメモリにも適用できる。
また、不良救済回数をモニタリングすることで、半導体記憶装置の信頼性評価を行うことが可能となる。
半導体記憶装置の構成を示すブロック図。 冗長メモリ制御処理を実行する際の手順を示すフローチャート。 冗長メモリ制御処理を実行する際の手順を示すフローチャート。 メモリセルアレイのメモリマップ図。 メモリセルアレイのメモリマップ図。 メモリセルアレイのメモリマップ図。 メモリセルアレイのメモリマップ図。 メモリセルアレイのメモリマップ図。 メモリセルアレイのメモリマップ図。 メモリセルアレイのメモリマップ図。 半導体装置の構成を示すブロック図。 半導体記憶装置のマスクレイアウト例を示す図。 半導体記憶装置のメモリセルの回路図。
以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、発明は以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、半導体記憶装置およびその不良救済技術の一例に関して説明する。
まず、半導体記憶装置の構成の一例について、図１を基に説明する。ここで、図１は、本実施の形態に係る半導体記憶装置の回路ブロック図である。図１に示すように、当該半導体記憶装置は、メモリセルアレイ１００、その周辺の読み出しドライバ１０１および冗長制御回路部１０２、から構成される。
メモリセルアレイ１００は、メインメモリセル１１０、スペアメモリおよび追記防止メモリセル１１４から構成される。なお、スペアメモリは、冗長機能メモリセル１１１、冗長判定メモリセル１１２および置換メモリセル１１３、を備えている。
メインメモリセル１１０および置換メモリセル１１３には、入力データが書き込まれる。冗長機能メモリセル１１１は、不良救済回数を記憶する。冗長判定メモリセル１１２は、不良メモリセルのアドレスおよびアクセス禁止アドレスを記憶する。追記防止メモリセル１１４は、メインメモリセル１１０または置換メモリセル１１３に対する、入力データの正常書き込みを記憶する。
スペアメモリおよび追記防止メモリセル１１４のメモリセルは、電源を切っても記憶データが保持される不揮発性メモリで構成される。なお、不揮発性メモリの一種で、１回だけ書き込みが可能なメモリセルを複数有するメモリは、データの改ざんが行われにくいため、セキュリティの面から好ましい。
また、冗長制御回路部１０２は、冗長制御用回路１２０、冗長比較回路１２１および冗長用ラッチ回路１２２、から構成される。
続いて、半導体記憶装置の書き込み動作の一例について、図２および図３を基に説明する。ここで、図２は、冗長メモリ制御処理を実行する際の手順を示すフローチャートである。図２において、Ｓに数字を付した符号は、フローチャートの各ステップを示す。
ステップＳ２０１において、外部よりメモリアクセス開始信号を受けると、冗長メモリ制御処理が開始される。まず、冗長制御用回路１２０により、メインメモリセル１１０から、冗長機能メモリセル１１１へと信号が切り替わる。
ステップＳ２０２において、冗長機能メモリセル１１１、冗長判定メモリセル１１２および追記防止メモリセル１１４に記憶されているデータを読み出す。ステップＳ２０２における処理については、図３を基に説明する。
図３は、最大救済回数ｎ回の場合に、図２のステップＳ２０２を実行する際の手順を示すフローチャートである。図３において、Ｓに数字を付した符号は、フローチャートの各ステップを示す。
ステップＳ３０１において、冗長機能メモリセル１１１を読み出し、そのメモリセルのアドレスとデータを冗長用ラッチ回路１２２内のレジスタに保持する。
続いて、外部よりアドレス信号を受けると、メインメモリセル１１０のアクセスワードが指定される。その後、冗長制御用回路１２０によって、メインメモリセル１１０から、冗長判定メモリセル１１２へと信号を切り替える。
ステップＳ３０２において、冗長機能メモリセル１１１から読み出したデータより、不良救済回数を判定する。冗長機能メモリセル１１１のうち、データが記憶されているメモリセルが０箇所である場合、すなわち、不良救済回数が０回である場合は、ステップＳ３０４へ進む。一方、冗長機能メモリセル１１１のうち、データが記憶されているメモリセルが１箇所以上である場合、すなわち、不良救済回数が１回以上である場合は、ステップＳ３０３へ進む。
ステップＳ３０３において、救済回数に対応したビット数だけ、冗長判定メモリセル１１２のアクセスワードに対応したビットアドレス（以下、適宜「対応ビットアドレス」と略称する）を読み出し、そのメモリセルのアドレスとデータを冗長用ラッチ回路１２２内のレジスタに保持する。このステップＳ３０３は、不良ワードアドレス判定と呼ばれる。
ステップＳ３０４において、アクセスワードに対応した追記防止メモリセル１１４を読み出し、そのメモリセルのアドレスとデータを冗長用ラッチ回路１２２内のレジスタに保持する。このステップＳ３０４は、追記防止判定と呼ばれる。
次に、図２のステップＳ２０３〜Ｓ２０７において、冗長用ラッチ回路１２２内のレジスタに保持された、不良救済回数判定、不良ワードアドレス判定および追記防止判定の結果を読み出し、回路のステートを決定する。
まず、ステップＳ２０３において、アクセスワードに対応した追記防止メモリセル１１４にデータが記憶されていたかどうかを判定する。アクセスワードに対応した追記防止メモリセル１１４にデータが記憶されていた場合、すなわち、アクセスワードが追記防止ワードである場合は、ステップＳ２０４へ進み冗長メモリ制御処理を終了する。一方、アクセスワードが追記防止ワードでない場合は、ステップＳ２０５へ進む。
ステップＳ２０５において、冗長判定メモリセル１１２の対応ビットアドレスにデータが記憶されていたかどうかを判定する。データが記憶されている場合は、ステップＳ２０６へ進む。一方、データが記憶されていない場合は、ステップＳ２０７へ進む。
なお、冗長判定メモリセル１１２の対応ビットアドレスに記憶されたデータは、アクセスワードに対し、不良救済が行われ、置換メモリセル１１３のワードアドレスが割り当てられていることを意味している。
ステップＳ２０６において、アドレス信号を置換メモリセル１１３に振り分け、データ書き込みを行う。
一方、ステップＳ２０７において、アドレス信号をメインメモリセル１１０に振り分け、データ書き込みを行う。
ステップＳ２０８において、データ書き込み直後に、メモリセルからデータを読み出し、冗長比較回路１２１において、読み出したデータと期待値とを照合する。読み出しデータと期待値とを照合した結果、データ不一致の場合、すなわち、不良メモリを検出した場合は、ステップＳ２０９へ進む。一方、不良メモリを検出しない場合は、ステップＳ２１０へ進む。
ステップＳ２０９において、不良救済回数に対応した冗長機能メモリセル１１１にデータを記憶する。なお、冗長機能メモリセル１１１がすべてデータ記憶済みである場合、データは記憶されない。
続いて、冗長判定メモリセル１１２の、不良が発生したワードアドレスに対応したビットアドレスにデータを記憶する。なお、冗長機能メモリセル１１１がすべてデータ記憶済みである場合、データは、冗長判定メモリセル１１２の最終ワード（以下、「アクセス禁止メモリセル」と称する）に記憶される。これをもって、一連の書き込み動作は終了となる。
書き込みが失敗したメモリセルを救済するために置換メモリセル１１３が用意されているが、置換メモリセル１１３のワード数以上の書き込み失敗が生じた場合、すなわち、冗長機能メモリセル１１１がすべてデータ記憶済みでデータが記憶できない場合は、そのメモリセルの救済は不可能となる。このような救済不可能なメモリセルには不完全なデータが記憶されており、当該メモリセルを使用することは不適切である。
そのため、アクセス禁止メモリセルにデータが記憶されると、以後、データが記憶されたビットアドレスに対応するメインメモリセル１１０のワードアドレスをもつメモリセルに対して、アクセス（書き込みおよび読み出し）することは禁止される。
一方、ステップＳ２１０において、追記防止メモリセル１１４にアクセスし、正常に書き込みが完了した旨のデータを記憶する。これをもって、一連の書き込み動作は終了となる。
以上説明したように、この半導体記憶装置の書き込み動作おいては、外部よりメモリアクセス開始信号を受けたあと、スペアメモリの各回路にアクセスして不良判定を行い、その判定結果によって、メインメモリセル１１０にアクセスするか、または、置換メモリセル１１３にアクセスするかを決定している。そのため、すべてのメモリセルにアクセスする必要がなく、メモリ容量が増加しても、簡便かつ高速にメモリセルにアクセスすることが可能である。
また、この半導体記憶装置では、外部よりメモリアクセス開始信号を受けたあと、最初に、不良救済回数を読み出す。当該不良救済回数が０回である場合は、その後の不良判定において冗長判定メモリセル１１２にアクセスする必要がないため、より高速な動作が可能となる。当該不良救済回数が１回以上である場合は、救済回数に対応したビット数だけ、対応ビットアドレスを読み出せばよい。また、不良救済回数が上限に達していたとすれば、他の半導体装置に当該メモリアクセス信号を切り替えるなどして、書き込みエラーを防ぐことができる。
また、不良救済回数をモニタリングすることで、半導体記憶装置の信頼性評価を行うことが可能となる。
また、この半導体記憶装置では、不良救済状態を把握するために、冗長機能メモリセル１１１および冗長判定メモリセル１１２の対応ビットアドレスのみにアクセスすればよい。そのため、冗長判定メモリセル１１２すべてにアクセスする場合と比べて、不良救済状態を素早く把握することができる。
さらに、この半導体記憶装置では、正常に書き込みが完了したメモリセルが保護され、また、不良救済不可能なメモリセルへのアクセス（書き込みおよび読み出し）が禁止されている。これにより、当該半導体記憶装置の信頼性を向上させることができる。
続いて、この半導体記憶装置における不良救済技術の具体例について、以下の（１）−（８）および図４−８を基に説明する。
図４は、図１におけるメモリセルアレイ１００のメモリマップの一例を示す図である。図４のメモリセルアレイは、サイズ３２×３２のメインメモリセル４０１、サイズ１×４の冗長機能メモリセル４０２、サイズ４×３２の冗長判定メモリセル４０３、サイズ１×３２のアクセス禁止メモリセル４０４、サイズ４×３２の置換メモリセル４０５およびサイズ３６×１の追記防止メモリセル４０６、を備えている。
最初に、（１）アドレス信号が３ワード目を指定し、２５ビット目で書き込み失敗する場合、について説明する。なお、図４は、このアドレス信号を受けた時点におけるメモリマップである。
半導体記憶装置が、外部より信号を受けると、先の説明の通り、不良救済回数の判定、不良ワードアドレス判定および追記防止判定が行われる。
図４において、（ｉ）冗長機能メモリセル４０２を読み出すと、データは記憶されていない。よって、不良救済回数は０回と判定され、判定結果がレジスタに保持される。
次に、（ｉｉ）冗長判定メモリセル４０３の対応ビットアドレスである３ビット目を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の３ワード目に対する不良救済は行われていないと判定され、判定結果がレジスタに保持される。
続いて、（ｉｉｉ）アクセス禁止メモリセル４０４の対応ビットアドレスである３ビット目を読み出すと、データは記憶されていない。よって、３ワード目に対し、アクセス（書き込みおよび読み出し）可能であると判定され、判定結果がレジスタに保持される。
なお、先に不良救済回数が０回と判定されているので、不良ワードアドレス判定（ｉｉ）は行わなくてもよい。
最後に、（ｉｖ）メインメモリセル４０１の３ワード目の追記防止メモリセル４０６を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の３ワード目に対し、書き込み動作が可能であると判定され、判定結果がレジスタに保持される。
（ｉ）−（ｉｖ）の判定結果より、アドレス信号をメインメモリセル４０１の３ワード目に振り分けて、データ書き込みを行うことが決定し、その後データ書き込みが行われる（図５のメインメモリセル４０１参照）。
データ書き込み直後に、メモリセルからデータを読み出し、読み出したデータと期待値とを照合すると、２５ビット目で書き込みに失敗しているため、結果はデータ不一致となる。
したがって、冗長機能メモリセル４０２の０ビット目、および冗長判定メモリセル４０３の０ワード目の、対応ビットアドレスである３ビット目にデータが記憶される（図５の冗長機能メモリセル４０２，冗長判定メモリセル４０３参照）。なお、これらのデータには、３ワード目の不良救済のために、置換メモリセル４０５の０ワード目を割り当てる、という意味がある。
続けて、（２）アドレス信号が３ワード目を指定し、３ビット目で書き込み失敗する場合、について説明する。なお、図５は、このアドレス信号を受けた時点でのメモリマップである。
図５において、（ｉ）冗長機能メモリセル４０２を読み出すと、０ビット目にデータが記憶されている。よって、不良救済回数は１回と判定され、判定結果がレジスタに保持される。
次に、（ｉｉ）冗長判定メモリセル４０３の対応ビットアドレスである３ビット目を読み出すと、０ワード目にデータが記憶されている。よって、３ワード目に対する不良救済として、割り当てられる置換メモリセル４０５のワードアドレスは０ワード目と判定され、判定結果がレジスタに保持される。
続いて、（ｉｉｉ）アクセス禁止メモリセル４０４の対応ビットアドレスである３ビット目を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の３ワード目に対し、アクセス（書き込みおよび読み出し）可能であると判定され、判定結果がレジスタに保持される。
最後に、（ｉｖ）置換メモリセル４０５の０ワード目の追記防止メモリセル４０６を読み出すと、データは記憶されていない。よって、置換メモリセル４０５の０ワード目に対し、書き込み動作が可能であると判定され、判定結果がレジスタに保持される。
以上の判定結果より、アドレス信号を置換メモリセル４０５の０ワード目に振り分けて、データ書き込みを行うことが決定し、その後データ書き込みが行われる（図６の置換メモリセル４０５参照）。
データ書き込み直後に、メモリセルからデータを読み出し、読み出したデータと期待値とを照合すると、３ビット目で書き込みに失敗しているため、結果はデータ不一致となる。
したがって、冗長機能メモリセル４０２の１ビット目、および冗長判定メモリセル４０３の１ワード目の、対応ビットアドレスである３ビット目にデータが記憶される（図６の冗長機能メモリセル４０２，冗長判定メモリセル４０３参照）。なお、これらのデータには、３ワード目の不良救済のために、置換メモリセル４０５の１ワード目を割り当てる、という意味がある。
続けて、（３）アドレス信号が２９ワード目を指定し、２６ビット目で書き込み失敗する場合、について説明する。なお、図６は、このアドレス信号を受けた時点でのメモリマップである。
図６において、（ｉ）冗長機能メモリセル４０２を読み出すと、０，１ビット目にデータが記憶されている。よって、不良救済回数は２回と判定され、判定結果がレジスタに保持される。
次に、（ｉｉ）冗長判定メモリセル４０３の対応ビットアドレスである２９ビット目を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の２９ワード目に対する不良救済は行われていないと判定され、判定結果がレジスタに保持される。
続いて、（ｉｉｉ）アクセス禁止メモリセル４０４の対応ビットアドレスである２９ビット目を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の２９ワード目に対し、アクセス（書き込みおよび読み出し）可能であると判定され、判定結果がレジスタに保持される。
最後に、（ｉｖ）メインメモリセル４０１の２９ワード目の追記防止メモリセル４０６を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の２９ワード目に対し、書き込み動作が可能であると判定され、判定結果がレジスタに保持される。
以上の判定結果より、アドレス信号をメインメモリセル４０１の２９ワード目に振り分けて、データ書き込みを行うことが決定し、その後データ書き込みが行われる（図７のメインメモリセル４０１参照）。
データ書き込み直後に、メモリセルからデータを読み出し、読み出したデータと期待値とを照合すると、２６ビット目で書き込みに失敗しているため、結果はデータ不一致となる。
したがって、冗長機能メモリセル４０２の２ビット目、および冗長判定メモリセル４０３の２ワード目の、対応ビットアドレスである２９ビット目にデータが記憶される（図７の冗長機能メモリセル４０２，冗長判定メモリセル４０３参照）。なお、これらのデータには、２９ワード目の不良救済のために、置換メモリセル４０５の２ワード目を割り当てる、という意味がある。
続けて、（４）アドレス信号が２９ワード目を指定し、３１ビット目で書き込み失敗する場合、について説明する。なお、図７は、このアドレス信号を受けた時点におけるメモリマップである。
図７において、（ｉ）冗長機能メモリセル４０２を読み出すと、０，１，２ビット目にデータが記憶されている。よって、不良救済回数は３回と判定され、判定結果がレジスタに保持される。
次に、（ｉｉ）冗長判定メモリセル４０３の対応ビットアドレスである２９ビット目を読み出すと、２ワード目にデータが記憶されている。よって、２９ワード目に対する不良救済として、割り当てられる置換メモリセル４０５のワードアドレスは２ワード目と判定され、判定結果がレジスタに保持される。
続いて、（ｉｉｉ）アクセス禁止メモリセル４０４の対応ビットアドレスである２９ビット目を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の２９ワード目に対し、アクセス（書き込みおよび読み出し）可能であると判定され、判定結果がレジスタに保持される。
最後に、（ｉｖ）置換メモリセル４０５の２ワード目の追記防止メモリセル４０６を読み出すと、データは記憶されていない。よって、置換メモリセル４０５の２ワード目に対し、書き込み動作が可能であると判定され、判定結果がレジスタに保持される。
以上の判定結果より、アドレス信号を置換メモリセル４０５の２ワード目に振り分けて、データ書き込みを行うことが決定し、その後データ書き込みが行われる（図８の置換メモリセル４０５参照）。
データ書き込み直後に、メモリセルからデータを読み出し、読み出したデータと期待値とを照合すると、３１ビット目で書き込みに失敗しているため、結果はデータ不一致となる。
したがって、冗長機能メモリセル４０２の３ビット目、および冗長判定メモリセル４０３の３ワード目の、対応ビットアドレスである２９ビット目にデータが記憶される（図８の冗長機能メモリセル４０２，冗長判定メモリセル４０３参照）。なお、これらのデータには、２９ワード目の不良救済のために、置換メモリセル４０５の３ワード目を割り当てる、という意味がある。
続けて、（５）アドレス信号が１ワード目を指定し、０ビット目で書き込み失敗する場合、について説明する。なお、図８は、このアドレス信号を受けた時点におけるメモリマップである。
図８において、（ｉ）冗長機能メモリセル４０２を読み出すと、０，１，２，３ビット目にデータが記憶されている。よって、不良救済回数は４回と判定され、判定結果がレジスタに保持される。
次に、（ｉｉ）冗長判定メモリセル４０３の対応ビットアドレスである１ビット目を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の１ワード目に対する不良救済は行われていないと判定され、判定結果がレジスタに保持される。
続いて、（ｉｉｉ）アクセス禁止メモリセル４０４の対応ビットアドレスである１ビット目を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の１ワード目に対し、アクセス（書き込みおよび読み出し）可能であると判定され、判定結果がレジスタに保持される。
最後に、（ｉｖ）メインメモリセル４０１の１ワード目の追記防止メモリセル４０６を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の１ワード目に対し、書き込み動作が可能であると判定され、判定結果がレジスタに保持される。
（ｉ）−（ｉｖ）の判定結果より、アドレス信号をメインメモリセル４０１の１ワード目に振り分けて、データ書き込みを行うことが決定し、その後データ書き込みが行われる（図９のメインメモリセル４０１参照）。
データ書き込み直後に、メモリセルからデータを読み出し、読み出したデータと期待値とを照合すると、０ビット目で書き込みに失敗しているため、結果はデータ不一致となる。
冗長機能メモリセル４０２は０，１，２，３ビット目まですべてが使われており、これ以上の不良救済は不可能である。この場合、アクセス禁止メモリセル４０４の、対応ビットアドレスである１ビット目にデータが記憶される（図９のアクセス禁止メモリセル４０４参照）。これにより、以後、メインメモリセル４０１の１ワード目に対するアクセス（書き込みおよび読み出し）は禁止される。
続けて、（６）アドレス信号が１ワード目を指定した場合、について説明する。なお、図９は、このアドレス信号を受けた時点におけるメモリマップである。
図９において、（ｉ），（ｉｉ），（ｉｖ）の判定結果は、先に説明した（５）の場合と同様となり、（ｉｉｉ）の判定結果のみが異なるので以下に説明する。
（ｉｉｉ）アクセス禁止メモリセル４０４の対応ビットアドレスである１ビット目を読み出すと、データが記憶されている。よって、１ワード目に対し、アクセス（書き込みおよび読み出し）禁止であると判定され、判定結果がレジスタに保持される。
（ｉ）−（ｉｖ）の判定結果より、１ワード目に対してはアクセス禁止であるから、データ書き込みは実行されず、動作は終了する。
続けて、（７）アドレス信号が３ワード目を指定し、正常に書き込みが終了する場合、について説明する。なお、図９は、このアドレス信号を受けた時点におけるメモリマップである。
図９において、（ｉ）冗長機能メモリセル４０２を読み出すと、０，１，２，３ビット目にデータが記憶されている。よって、不良救済回数は４回と判定され、判定結果がレジスタに保持される。
次に、（ｉｉ）冗長判定メモリセル４０３の対応ビットアドレスである３ビット目を読み出すと、１ワード目にデータが記憶されている。よって、３ワード目に対する不良救済として、割り当てられる置換メモリセル４０５のワードアドレスは１ワード目と判定され、判定結果がレジスタに保持される。
続いて、（ｉｉｉ）アクセス禁止メモリセル４０４の対応ビットアドレスである３ビット目を読み出すと、データは記憶されていない。よって、メインメモリセル４０１の３ワード目に対し、アクセス（書き込みおよび読み出し）可能であると判定され、判定結果がレジスタに保持される。
最後に、（ｉｖ）置換メモリセル４０５の１ワード目の追記防止メモリセル４０６を読み出すと、データは記憶されていない。よって、置換メモリセル４０５の１ワード目に対し、書き込み動作が可能であると判定され、判定結果がレジスタに保持される。
（ｉ）−（ｉｖ）の判定結果より、アドレス信号を置換メモリセル４０５の１ワード目に振り分けて、データ書き込みを行うことが決定し、その後データ書き込みが行われる（図１０の置換メモリセル４０５参照）。
データ書き込み直後に、メモリセルからデータを読み出し、読み出したデータと期待値とを照合すると、書き込みが成功しているため、結果はデータ一致となる。
したがって、書き込みが成功したワードアドレスである、置換メモリセル４０５の１ワード目の追記防止メモリセル４０６にデータが記憶される（図１０の追記防止メモリセル４０６参照）。
続けて、（８）アドレス信号が３ワード目を指定した場合、について説明する。なお、図１０は、このアドレス信号を受けた時点におけるメモリマップである。
図１０において、（ｉ），（ｉｉ），（ｉｉｉ）の判定結果は、先に説明した（７）の場合と同様となり、（ｉｖ）の判定結果のみが異なるので以下に説明する。
（ｉｖ）置換メモリセル４０５の１ワード目の追記防止メモリセル４０６を読み出すと、データが記憶されている。よって、置換メモリセル４０５の１ワード目に対し、書き込み動作が不可能であると判定され、判定結果がレジスタに保持される。
（ｉ）−（ｉｖ）の判定結果より、置換メモリセル４０５の１ワード目に対しては追記防止機能がはたらき、データ書き込みは実行されず、動作は終了する。
（実施の形態２）
本実施の形態では、半導体記憶装置における、メモリセルへのデータの書き込み方法の一例について説明する。
この半導体記憶装置では、メモリセルへデータを書き込む際に、Ａ．一定時間（例えば、７５．５ｕｓ）データの書き込みを行い、Ｂ．一定時間（例えば、１８．９ｕｓ）データの読み出しを行い、Ｃ．書き込んだデータと読み出したデータを比較する、というＡ，Ｂ，Ｃの動作を交互に、最大４回まで行う。なお、Ｃに係るデータの比較を、以下「ベリファイ機能」と称し、Ａ，Ｂ，Ｃの一連の動作を、以下「ベリファイ書き込み」と称する。
１つのメモリセルに対して、ベリファイ書き込みが４回繰り返されても、ベリファイ機能の結果が不一致である場合は、情報として回路内部にその旨のデータαを保持し、その後、次のメモリセルへ処理が移る。一方、ベリファイ機能の結果が一致した場合は、その時点で、次のメモリセルへ処理が移る。
最終メモリセルへのベリファイ書き込みが終了した際、回路内部にデータαが保持されている場合、すなわち、書き込みが失敗している場合は、不良救済のために、冗長機能メモリセルおよび冗長判定メモリセルにデータを記憶する。一方、最終メモリセルへのベリファイ書き込みが終了した際、回路内部にデータαが保持されていない場合、すなわち、正常に書き込みが終了している場合は、追記防止のために、追記防止メモリセルにデータを記憶する。
ベリファイ書き込みによって、メモリセルへのデータ書き込み時間を短縮することが可能となる。
また、１回だけ書き込みが可能なメモリセルに対しては、書き込み後の状態を高精度に制御する必要があるため、ベリファイ書き込みは非常に有効である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、無線通信可能な半導体装置の構成の一例について、図１１を基に説明する。ここで、図１１は、無線通信可能な半導体装置９００の回路ブロック図である。図１１に示すように、半導体装置９００は、メモリ回路９０１、デジタル回路９０２、アナログ回路９０３およびアンテナ回路９０４、から構成される。
アンテナ回路９０４は、リーダ／ライタ９１０から送信される電波（電磁波）を受信し、このとき得られた信号をアナログ回路９０３に入力する。アナログ回路９０３は、信号を復調してデジタル回路９０２に入力する。メモリ回路９０１は、デジタル回路９０２からの出力に応じて、データの書き込みまたは読み出しを行う。
メモリ回路９０１として本発明に係る半導体記憶装置を適用することで、高速な動作が可能であり、かつ、信頼性が高い半導体装置を提供することができる。
また、当該半導体装置は、外部から受信した読み取り要求に応じて、メモリ回路９０１に記憶した電子情報を外部に送信する機能を有するため、その用途は広範にわたる。例えば、印刷情報を記録した非電子的な記録媒体に、電子情報を記憶した当該半導体装置を一体として設けることができる。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
本実施例では、半導体記憶装置のマスクレイアウト例に関して、図１２，１３を基に説明する。
図１２は、本発明に係る半導体記憶装置のマスクレイアウトを示した図である。図１２には、メモリセルアレイ１００およびその周辺の読み出しドライバ１０１が示されている。
メモリセルアレイ１００は、メインメモリセル１１０およびスペアメモリから構成される。なお、スペアメモリは、冗長機能メモリセル１１１、冗長判定メモリセル１１２および置換メモリセル１１３、を備えている。
図１３は、図１２のスペアメモリにおける、メモリセルの回路図である。
読み出し回路６０１は、ビット線６０３ごとに設けられ、ワード線６０４によって選択されたメモリセル６０２の素子抵抗に応じた出力を、ＯＵＴＰＵＴより出力する。ＯＵＴＰＵＴは、各読み出し回路６０１に設けられたクロックドインバータにより、選択されたビット線６０３の出力のみを選択する。
ＯＵＴＰＵＴの出力は、メモリ６０２における、素子抵抗と、選択ＴＦＴ６１３の抵抗をＸ、読み出し回路６０１における、比較用ＴＦＴ６１０の抵抗と、アドレスＴＦＴ６１１の抵抗をＹとすると、ＸとＹの抵抗の比によって、点６１２の電圧が決まり、その値によって決定される。
したがって、ショート状態の抵抗Ｘ＜抵抗Ｙ＜非導通状態の抵抗Ｘ、となるように、選択ＴＦＴ６１３および比較用ＴＦＴ６１０の抵抗を決定する必要がある。なお、アドレスＴＦＴは、比較用ＴＦＴ６１０よりもずっと抵抗が小さいため、ほぼ無視してよい。
また、メモリ６０２には、アシスト容量６１４が設けられている。アシスト容量６１４は、素子６１５に書き込みを行う際に、選択ＴＦＴ６１３を介して電荷をため込み、素子６１５がショートする際に電荷を供給し、書き込み時の電力を補う。
１００ メモリセルアレイ
１０１ 読み出しドライバ
１０２ 冗長制御回路部
１１０ メインメモリセル
１１１ 冗長機能メモリセル
１１２ 冗長判定メモリセル
１１３ 置換メモリセル
１１４ 追記防止メモリセル
１２０ 冗長制御用回路
１２１ 冗長比較回路
１２２ 冗長用ラッチ回路
Ｓ２０１〜Ｓ２１０ ステップ
Ｓ３０１〜Ｓ３０４ ステップ
４０１ メインメモリセル
４０２ 冗長機能メモリセル
４０３ 冗長判定メモリセル
４０４ アクセス禁止メモリセル
４０５ 置換メモリセル
４０６ 追記防止メモリセル
６０１ 読み出し回路
６０２ メモリセル
６０３ ビット線
６０４ ワード線
６１０ 比較用ＴＦＴ
６１１ アドレスＴＦＴ
６１２ 点
６１３ 選択ＴＦＴ
６１４ アシスト容量
６１５ 素子
９００ 半導体装置
９０１ メモリ回路
９０２ デジタル回路
９０３ アナログ回路
９０４ アンテナ回路
９１０ リーダ／ライタ

Claims (4)

  1. 電気的に書き込みおよび読み出しが可能な複数のメモリセルを有する第１のメモリセルアレイと、複数の冗長メモリセルを含む第２のメモリセルアレイと、制御回路と、を備え、
    前記第２のメモリセルアレイは、書き込み不良救済回数を記憶する冗長メモリセルを含む第１の領域と、不良メモリセルのアドレスを記憶する冗長メモリセルを含む第２の領域と、を有することを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記制御回路は、前記第１の領域にアクセスして前記不良救済回数を判定し、
    前記判定の結果によって、前記制御回路は、前記第２の領域にアクセスするか否かを決定することを特徴とする半導体記憶装置。
  3. 請求項１または２において、
    前記第２のメモリセルアレイは、前記不良メモリセルを置換する冗長メモリセルを含む第３の領域を有することを特徴とする半導体記憶装置。
  4. 正常書き込みを記憶するメモリセルを有することを特徴とする請求項１乃至請求項３に記載の半導体記憶装置。
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