JP2000057795A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】フラッシュＥＥＰＲＯＭにおいて、自動書込み
／自動消去機能の有無に拘らず、製造側および使用者側
のいずれでも、不良アドレスを自動的に特定し、不良ア
ドレスの不良内容がロウ不良、カラム不良、ビット不良
のいずれであるかを自動的に認識して冗長セルへの置換
を自動的に行い、テスト工程の増大およびテストコスト
の増大を抑制する。 【解決手段】メインセルが配置されたメインセル領域１
０１と不良置換用の冗長セルが配置された冗長セル領域
１０１を有するメモリセルアレイ１０と、メインセル領
域の不良セルを検出して冗長セル領域の冗長セルに置換
するように自動的に制御する自動置換制御回路１５を具
備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに係り、特に不揮発性メモリセルのアレイに不良救
済用の予備セルを有する大容量の不揮発性メモリにおけ
る自動置換制御回路に関するもので、例えばフラッシュ
（一括消去）型ＥＥＰＲＯＭ（電気的消去・再書込み可
能な読み出し専用メモリ）に使用されるものである。

【０００２】

【従来の技術】従来、大容量の不揮発性メモリ、例えば
１トランジスタ型の不揮発性メモリセルのアレイを有す
るフラッシュＥＥＰＲＯＭにおいては、製造上の歩留り
を向上させるために、メモリセルアレイに不良救済用の
予備セル（置換用の冗長セル）を設ける場合が多い。

【０００３】この冗長セルの設け方は、コスト面から、
メモリチップのサイズの増加分と不良救済による歩留り
向上分とのトレードオフにより決められるが、カラム単
位（ビット線単位）で不良救済を行うために冗長カラム
を設ける方法とロウ単位（ワード線単位）で不良救済を
行うための冗長ロウを設ける方法に大別される。

【０００４】なお、１ビットセルの不良は、冗長カラム
による置換あるいは冗長ロウによる置換により救済可能
であることはいうまでもない。ところで、最近のフラッ
シュＥＥＰＲＯＭは、それを使用するシステムのＣＰＵ
（中央処理装置）等の制御系の負担を軽減するために、
自動書込み／自動消去機能を内蔵するものが多い。

【０００５】ここで、フラッシュＥＥＰＲＯＭにおける
自動書込み／自動消去機能の有無に分けて、自動書込み
動作／自動消去動作について簡単に説明する。 （１）自動書込み／自動消去機能が無い製品の書込み動
作。

【０００６】まず、チップ外部から入力された書込みコ
マンドを認識し、所望の書込みパルスにより書込み動作
を行う。次に、チップ外部から入力された書込みベリフ
ァイコマンドを認識し、メモリセルから読み出したデー
タをチップ外部に出力して書込みデータと比較（ベリフ
ァイ）し、ベリファイ結果が一致していれば書込みベリ
ファイ動作を終了する。

【０００７】これに対して、上記ベリファイ結果が一致
していなければ、書込みコマンドが再度入力され、書込
み動作および書込みベリファイ動作のルーチンが行わ
れ、ベリファイ結果が一致するまで所定回数の範囲内で
ルーチンを繰り返す。

【０００８】（２）自動書込み／自動消去機能が無い製
品の消去動作。 まず、チップ外部から入力された消去コマンドを認識
し、消去対象の全てのアドレスのセルの書込みを行い、
一定時間消去動作を行う。

【０００９】次に、チップ外部から入力された消去ベリ
ファイコマンドを認識し、全てのアドレスのうちのスタ
ートアドレスのセルから消去ベリファイ動作を行う。こ
の場合、セルから読み出したデータをチップ外部に出力
して消去データとベリファイし、ベリファイ結果が一致
していれば、アドレスをインクリメントして次のアドレ
スのセルの消去ベリファイ動作を行う。そして、最終ア
ドレスのセルのベリファイ結果が一致していれば、消去
ベリファイ動作を終了する。

【００１０】これに対して、ベリファイ結果が一致して
いなければ、消去コマンドが再度入力され、消去動作お
よび消去ベリファイ動作のルーチンが行われ、ベリファ
イ結果が一致するまでルーチンを繰り返す。

【００１１】（３）自動書込み／自動消去機能が有る製
品の書込み動作。 まず、チップ外部から入力された書込みコマンドを認識
し、所望の書込みパルスにより書込み動作を行う。

【００１２】次に、チップ内部で所望の比較電位を設定
した後、書込みベリファイ動作を行う。この場合、メモ
リセルから読み出したデータを比較電位とベリファイ
し、ベリファイ結果が一致していれば書込みベリファイ
動作を終了する。

【００１３】これに対して、上記ベリファイ結果が一致
していなければ、チップ内部で再度所望の書込みパルス
による書込み動作および書込みベリファイ動作のルーチ
ンが行われ、ベリファイ結果が一致するまで規定回数の
範囲内でルーチンを繰り返し、ベリファイ結果が一致す
れば書込みベリファイ動作を終了し、ベリファイ結果が
一致しなければ所定の外部端子に不良フラグを設定して
終了する。

【００１４】（４）自動書込み／自動消去機能が有る製
品の消去動作。 まず、チップ外部から入力された消去コマンドを認識
し、消去対象の全てのアドレスのセルの書込み及びベリ
ファイを行い、一定時間消去動作を行う。

【００１５】次に、全てのアドレスのうちのスタートア
ドレスのセルから消去ベリファイ動作を行う。この場
合、セルから読み出したデータをチップ内部で設定した
所望の比較電位とベリファイし、ベリファイ結果が一致
していれば、アドレスをインクリメントして次のアドレ
スのセルの消去ベリファイ動作を行う。そして、最終ア
ドレスのセルのベリファイ結果が一致していれば、消去
ベリファイ動作を終了する。

【００１６】これに対して、ベリファイ結果が一致して
いなければ、チップ内部で再度消去動作および消去ベリ
ファイ動作のルーチンが行われ、ベリファイ結果が一致
するまで規定回数の範囲内でルーチンを繰り返し、ベリ
ファイ結果が一致すれば消去ベリファイ動作を終了し、
ベリファイ結果が一致しなければ所定の外部端子に不良
フラグを設定して終了する。

【００１７】しかし、上記したような従来の自動書込み
／自動消去動作には、以下に述べるような問題がある。 （１）自動書込み／自動消去機能が無い製品の場合、製
造側でチップの動作確認のための機能テストを行う際、
対象となる全てのアドレスのセルに対してチップ外部で
ベリファイを行うことにより、不良アドレス（冗長セル
への置換アドレス）を特定することができる。

【００１８】しかし、冗長セルへの置換を行う際、不良
アドレスの不良内容が、ロウ単位での不良救済を必要と
するロウ不良、カラム単位での不良救済を必要とするカ
ラム不良、単なるビット不良、その他の不良のいずれで
あるかを認識する必要があり、テスト工程の増大、テス
トコストの増大をまねいている。

【００１９】（２）自動書込み／自動消去機能が有る製
品の場合、製造側でチップの動作確認のための機能テス
トを行っても、チップ外部で認識可能な情報はチップが
良品／不良品のどちらであるかであり、仮に不良品であ
っても冗長セルへの置換アドレスを特定することができ
ず、不良アドレスを特定するために別のテストを実施す
る必要があり、テスト工程の増大、テストコストの増大
をまねいている。

【００２０】なお、従来、使用者側でのチップの書込み
／消去、ストレス等によって不良セルが発生した場合、
使用可能な冗長セルがチップ内部に存在するにも拘ら
ず、不良品として取り扱うように処理しているが、この
場合に使用者側で冗長セルへの置換が可能であれば、チ
ップの有効利用、チップを使用するシステムの信頼性の
向上を図ることが期待できる。

【００２１】

【発明が解決しようとする課題】上記したように従来の
不揮発性半導体メモリは、自動書込み／自動消去機能が
無い場合には、製造側でチップの不良アドレスを特定し
て冗長セルへの置換を行う際、不良アドレスの不良内容
が、ロウ単位での不良救済を必要とするロウ不良、カラ
ム単位での不良救済を必要とするカラム不良、単なるビ
ット不良、その他の不良のいずれであるかを認識する必
要があり、テスト工程の増大、テストコストの増大をま
ねいているという問題があった。

【００２２】また、自動書込み／自動消去機能が有る場
合には、製造側でチップが不良品あることを認識しても
冗長セルへの置換アドレスを特定することができず、不
良アドレスを特定するために別のテストを実施する必要
があり、テスト工程の増大、テストコストの増大をまね
いているという問題があった。

【００２３】本発明は上記の問題点を解決すべくなされ
たもので、自動書込み／自動消去機能の有無に拘らず、
製造側および使用者側のいずれでも、不良アドレスを自
動的に特定し、不良アドレスの不良内容がロウ不良、カ
ラム不良、ビット不良のいずれであるかを自動的に認識
して冗長セルへの置換を自動的に行うことが可能にな
り、テスト工程の増大およびテストコストの増大を抑制
し得る不揮発性半導体メモリを提供することを目的とす
る。

【００２４】

【課題を解決するための手段】本発明の不揮発性半導体
メモリは、メインセルが配置されたメインセル領域と不
良置換用の冗長セルが配置された冗長セル領域を有する
メモリセルアレイと、メインセル領域の不良セルを検出
して冗長セル領域の冗長セルに置換するように自動的に
制御する自動置換制御モードを具備することを特徴とす
る。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の不揮発性
半導体メモリの第１の実施の形態に係るフラッシュＥＥ
ＰＲＯＭの一部を示している。

【００２６】図１において、１０はメモリセルアレイで
あり、通常使用されるメインセルが配置されたメインセ
ル領域１０１と不良救済用の予備セル（置換用の冗長セ
ル）が配置された冗長セル領域１０２を有する。

【００２７】この場合、メインセル領域１０１には、例
えば５１２Ｋビット（６４ｋバイト）分のメインセルが
１０２４行（ロウ）×５１２列（カラム）の行列状に配
置されており、冗長セル領域１０２には、例えば６Ｋビ
ット分の冗長セルが４行×５１２列、４列×１０２４行
に配置されている。

【００２８】なお、メインセル領域１０１のアドレス＄
００００〜＄ＦＦＦＦを指定する１６ビットのアドレス
信号Ａ15〜Ａ0 のうち、下位６ビットＡ5 〜Ａ0 をカラ
ムアドレス信号として割り当て、上位１０ビットＡ15〜
Ａ6 をロウアドレス信号として割り当てている。

【００２９】１１１はメインロウアドレス信号をデコー
ドしてメインセル領域１０１のロウを選択するメインロ
ウデコーダ、１１２は不良ロウアドレス信号が置換され
た冗長ロウアドレス信号をデコードして冗長セル領域１
０２のロウを選択する冗長ロウデコーダである。

【００３０】１２１はメインカラムアドレス信号をデコ
ードしてメインセル領域１０１のカラムを選択制御する
メインカラムデコーダ、１２２は不良カラムアドレス信
号が置換された冗長カラムアドレス信号をデコードして
冗長セル領域１０２のカラムを選択する冗長カラムデコ
ーダである。

【００３１】なお、上記メインカラムデコーダ１２１に
は、メインロウアドレス信号のデコード出力によりメイ
ンセル領域１０１のカラムを選択するためのメインカラ
ムスイッチ（図示せず）が含まれている。

【００３２】また、冗長カラムデコーダ１２２は、冗長
カラムアドレス信号のデコード出力により冗長セル領域
１０２のカラムを選択するための冗長カラムスイッチ
（図示せず）が含まれている。

【００３３】１３１はメインカラムスイッチ（図示せ
ず）を介してメインセル領域１０１のメインセルとの間
でデータの書込み／読み出しを行うメイン書込み／読み
出し回路である。

【００３４】１３２は冗長カラムスイッチ（図示せず）
を介して冗長セル領域１０２の冗長セルとの間でデータ
の書込み／読み出しを行う冗長書込み／読み出し回路で
ある。

【００３５】１４はメインセル領域１０１のメインセル
および冗長セル領域１０２の冗長セルに対する書込みに
必要な書込電圧／消去に必要な消去電圧を生成するため
の書込み電圧／消去電圧生成回路である。

【００３６】１５は自動置換制御手段であり、メインセ
ル領域１０１の不良カラムを検出して冗長セル領域１０
２の冗長カラムに置換し、メインセル領域１０１の不良
ロウを検出して冗長セル領域１０２の冗長ロウに置換
し、メインセル領域１０１の不良ビットを検出して冗長
セル領域１０２の冗長カラムあるいは冗長ロウのセルに
置換するように自動的に制御する自動置換制御モードを
実行するためのものである。

【００３７】さらに、自動置換制御手段１５が自動置制
御モードに入ることを設定するための自動置換制御モー
ドエントリー設定手段１６が設けられている。このエン
トリー設定手段１６としては、例えばフラッシュＥＥＰ
ＲＯＭの外部端子の少なくとも１個が所定の状態（電圧
レベル、電圧変化の順序など）に設定されたことを検知
する制御コマンドデコーダなどが使用される。

【００３８】自動置換制御手段１５は、ＰＬＡ（プログ
ラムロジックアレイ）などのシーケンス制御回路あるい
はＭＰＵ（マイクロプロセッサ）が用いられており、検
出した不良アドレスを一時格納するためのフェイルアド
レスレジスタ（図示せず）、不良アドレスにおける不良
種別を分類した後に不良アドレスを格納するために図２
（ａ）に示すような不揮発性の不良ロウアドレス記憶回
路、図２（ｂ）に示すような不揮発性の不良カラムアド
レス記憶回路を含み、図２（ｃ）に示すようにアドレス
カウンタを制御して図３乃至図５に示すようなフローに
より自動置換制御を行うように構成されている。

【００３９】なお、図１のフラッシュＥＥＰＲＯＭに既
存の自動書込み／自動消去機能を内蔵させる／させない
は任意であるが、既存の自動書込み／自動消去機能を実
現するためのシーケンス制御回路を内蔵させる場合に
は、その大部分を自動置換制御手段を実現するためのシ
ーケンス制御回路で兼用することにより、自動置換制御
機能の追加に伴うパターン面積の増加分は少なくて済
む。

【００４０】次に、図１のフラッシュＥＥＰＲＯＭにお
ける自動置換制御動作について、図２乃至図４を参照し
ながら説明する。まず、フラッシュＥＥＰＲＯＭの外部
端子の状態を設定することにより、図３に示す「自動置
換モード（Auto Redundancy Replace mode）」に入り、
オフセルチェック（セルに対する書込み動作によって閾
値電圧を高くしてオフ状態に正常に設定できるか否かを
テストするセルの書込みチェック）およびオンセルチェ
ック（セルに対する消去動作によって閾値電圧を低くし
てオン状態に正常に設定できるか否かをテストするセル
の消去チェック）を順次に行う。

【００４１】この場合、上記オフセルチェックおよびオ
ンセルチェックの順番は逆でも支障はない。なお、上記
オフセルチェックあるいはオンセルチェックが後述する
ように失敗して終了した場合にも「自動置換モード」に
戻る。

【００４２】（１）オフセルチェック。 図３に示すように、メモリセルアレイの全てのアドレス
＄００００〜＄ＦＦＦＦの各セルに対して順に書込み動
作および書込みベリファイ動作を行う。この際、書込み
ベリファイの結果が不一致の場合には、フェイル数カウ
ント値が規定回数（本例では２０回）の範囲内で書込み
ベリファイの結果が一致するまで書込み動作および書込
みベリファイ動作を繰り返す。規定回数内（本例では１
９回以下）で書込みベリファイの結果が一致すれば、ア
ドレスをインクリメントして次のアドレスのセルに対す
る書込み動作および書込みベリファイ動作に移行する。

【００４３】上記規定回数に達しても書込みベリファイ
の結果が不一致であれば、図４に示す「フェイルカテゴ
リーシーケンス（Fail Category Sequence）」に移り、
書込みが失敗したセルのアドレス（フェイルアドレス、
不良アドレス）をフェイルアドレスレジスタに書込む。

【００４４】次に、（ａ）上記不良アドレスのセル（不
良ビット）と同一カラムに別の不良ビットが存在する
（つまり、同一カラムに２ビット以上の不良が存在し、
カラム単位での不良救済を必要とするカラム不良であ
る）か否か、（ｂ）上記不良ビットと同一ロウに別の不
良ビットが存在する（つまり、同一ロウに２ビット以上
の不良が存在し、ロウ単位での不良救済を必要とするロ
ウ不良である）か否か、（ｃ）上記不良ビットと同一カ
ラムおよび同一ロウに別の不良ビットが存在しない単な
るビット不良のいずれであるかを認識するための「不良
種別（フェイルカテゴリー）の分類シーケンス」に移
る。

【００４５】この「不良種別分類シーケンス」では、ま
ず、図２（ｃ）に示すように、アドレスカウンタ内のロ
ウアドレス（この時点では不良ロウアドレス）を固定し
た状態でカラムアドレスをインクリメントし、新たなカ
ラムアドレスのセルに対する書込み動作および書込みベ
リファイ動作を行う。

【００４６】この際、アドレスカウンタのカラムアドレ
スカウンタ部がオーバーフロー（キャリー信号）を生じ
る前に書込みが失敗した場合は、失敗したセルに対して
書込み動作および書込みベリファイ動作を行う。この書
込みベリファイの結果が不一致の場合には、フェイル数
カウント値が規定回数（本例では２０回）の範囲内で書
込みベリファイの結果が一致するまで書込み動作および
書込みベリファイ動作を繰り返す。規定回数内（本例で
は１９回以下）で書込みベリファイの結果が一致すれ
ば、カラムアドレスをインクリメントする。上記規定回
数に達しても書込みベリファイの結果が不一致であれ
ば、同一ロウに２ビット以上の不良が存在するロウ不良
であると判定して図５に示す「自動置換シーケンス」に
移る。

【００４７】これに対して、カラムアドレスカウンタ部
がオーバーフローを生じるまで書込みが失敗しなかった
場合は、図２（ｃ）に示すように、アドレスカウンタを
６４歩進させる、換言すれば、アドレスカウンタ内のロ
ウアドレスをインクリメントし、新たなロウアドレスの
セルに対する書込み動作および書込みベリファイ動作を
行う。

【００４８】この際、アドレスカウンタのロウアドレス
カウンタ部がオーバーフロー（キャリー信号）を生じる
前に書込みが失敗した場合は、失敗したセルに対して書
込み動作および書込みベリファイ動作を行う。この書込
みベリファイの結果が不一致の場合には、フェイル数カ
ウント値が規定回数（本例では２０回）の範囲内で書込
みベリファイの結果が一致するまで書込み動作および書
込みベリファイ動作を繰り返す。規定回数内（本例では
１９回以下）で書込みベリファイの結果が一致すれば、
ロウアドレスをインクリメントする。上記規定回数に達
しても書込みベリファイの結果が不一致であれば、同一
カラムに２ビット以上の不良が存在するカラム不良であ
ると判定して図５に示す「自動置換シーケンス」に移
る。

【００４９】これに対して、ロウアドレスカウンタ部が
オーバーフローを生じるまで書込みが失敗しなかった場
合は、ビット不良であると判定する。図５に示す「自動
置換シーケンス」では、まず、フェイルアドレスレジス
タに一時的に書込まれていたフェイルアドレスを、その
不良種別に応じて、図２（ａ）に示すような不良ロウア
ドレス記憶回路あるいは図２（ｂ）に示すような不良カ
ラムアドレス記憶回路に書込む。

【００５０】上記不良ロウアドレス記憶回路は、１０ビ
ットのロウアドレスビットＡ15〜Ａ6 と、１ビットの有
効判定フラグビットＥｎａ／Ｄｉｓと、１ビットの使用
禁止フラグビットＩｎｈを格納するために１２ビットの
レジスタが本例の冗長ロウ数に対応して４個設けられて
いる。

【００５１】不良カラムアドレス記憶回路は、６ビット
のカラムアドレスビットＡ5 〜Ａ0と、１ビット分の有
効判定フラグビットＥｎａ／Ｄｉｓと、１ビットの使用
禁止フラグビットＩｎｈを格納するために８ビットのレ
ジスタが本例の冗長カラム数に対応して４個設けられて
いる。

【００５２】「自動置換シーケンス」において、カラム
不良に対応して不良カラムアドレス記憶回路に不良カラ
ムアドレスを書込む場合には、まず、４個のレジスタの
うちの一番目のレジスタの有効判定フラグビットＥｎａ
／Ｄｉｓの値を読み出し、このレジスタに既に不良カラ
ムアドレスが書込まれていない（Ｄｉｓ状態、“０”）
か否（Ｅｎａ状態、“１”）かをチェックし、Ｄｉｓ状
態であれば不良カラムアドレスを書込み、Ｅｎａ状態で
あれば二番目のレジスタにアクセスし、最終的に四番目
のレジスタのうちのどれかがＤｉｓ状態であれば、それ
に不良カラムアドレスを書込むとともにフラグビットＥ
ｎａ／ＤｉｓをＥｎａ状態に書込む。

【００５３】もし、不良カラムアドレス記憶回路の全て
のレジスタがＥｎａ状態であれば、冗長カラムの全てが
不良の置換に使用されているものと判定して「自動置換
シーケンス」を中断（ログアウト）し、中断フラグを設
定して例えば自動置換中断フラグ用の外部端子に出力す
る。

【００５４】これに対して、ロウ不良に対応して不良ロ
ウアドレス記憶回路に不良ロウアドレスを書込む場合に
は、まず、４個のレジスタのうちの一番目のレジスタの
有効判定フラグビットＥｎａ／Ｄｉｓの値を読み出し、
このレジスタに既に不良カラムアドレスが書込まれてい
ない（Ｄｉｓ状態）か否（Ｅｎａ状態）かをチェック
し、Ｄｉｓ状態であれば不良ロウアドレスを書込み、Ｅ
ｎａ状態であれば二番目のレジスタにアクセスし、最終
的に四番目のレジスタのうちのどれかがＤｉｓ状態であ
れば、それに不良ロウアドレスを書込むとともにフラグ
ビットＥｎａ／ＤｉｓをＥｎａ状態に書込む。

【００５５】もし、不良ロウアドレス記憶回路の全ての
レジスタがＥｎａ状態であれば、冗長ロウの全てが不良
の置換に使用されているものと判定して「自動置換シー
ケンス」を中断し、自動置換中断フラグ用の端子に中断
フラグを設定する。

【００５６】これに対して、ビット不良に対応する書込
みは、不良カラムアドレス記憶回路あるいは不良ロウア
ドレス記憶回路のうちでＥｎａ状態が少ない方のアドレ
ス記憶回路を割り当てて、そのアドレス記憶回路にビッ
ト不良アドレスを書込む。

【００５７】もし、割り当てたアドレス記憶回路の全て
のレジスタがＥｎａ状態であれば、冗長カラムおよび冗
長ロウの全てが不良の置換に使用されているものと判定
して「自動置換シーケンス」を中断し、中断フラグを設
定して自動置換中断フラグ用の外部端子に出力する。

【００５８】なお、上記ビット不良に対応する書込み
は、上記例に限らず、不良カラムアドレス記憶回路およ
び不良ロウアドレス記憶回路を割り当ててビット不良ア
ドレスを書込むようにしてもよい。もし、全てのレジス
タがＥｎａ状態であれば、冗長カラムおよび冗長ロウの
全てが不良の置換に使用されているものと判定して「自
動置換シーケンス」を中断し、中断フラグを設定して自
動置換中断フラグ用の外部端子に出力する。

【００５９】上記したようにフェイルアドレスをレジス
タに書込んだ後、このレジスタに対応する冗長カラムあ
るいは冗長ロウのセルに対するチェックを行うために
「置換チェックシーケンス」に移行する。

【００６０】不良カラムを冗長カラムに置換した後の
「置換チェックシーケンス」では、まず、一番目の冗長
カラムが正常であるか否かをチェックするために、一番
目の冗長カラムに対応するカラムアドレスを固定した状
態でロウアドレスを０からインクリメントする毎に書込
み動作および書込みベリファイ動作を行う。

【００６１】この際、ベリファイ結果が一致しなかった
（冗長カラムに不良ビットが存在した）場合は、不良カ
ラムアドレス記憶回路の上記不良カラムを書込んだレジ
スタの使用禁止フラグビットＩｎｈをセットし、以後は
このレジスタの使用を禁止する、つまり、このレジスタ
に対応する冗長カラムの使用を禁止する。

【００６２】これに対して、上記冗長カラムが正常であ
った場合は、上記一番目の冗長カラムに対するチェック
と同様に二番目〜四番目の冗長カラムが正常であるか否
かを順次チェックする。もし、全ての冗長カラムに不良
ビットが存在した場合は、「置換チェックシーケンス」
を中断し、置換ＮＧ（不能）フラグを設定して置換不能
フラグ用の外部端子に出力する。

【００６３】不良ロウを冗長ロウに置換した後の「置換
チェックシーケンス」では、まず、一番目の冗長ロウが
正常であるか否かをチェックするために、一番目の冗長
ロウに対応するロウアドレスを固定した状態でカラムア
ドレスを０からインクリメントする毎に書込み動作およ
び書込みベリファイ動作を行う。

【００６４】この際、ベリファイ結果が一致しなかった
（冗長ロウに不良ビットが存在した）場合は、不良ロウ
アドレス記憶回路の上記不良ロウを書込んだレジスタの
使用禁止フラグビットＩｎｈをセットし、以後はこのレ
ジスタの使用を禁止する、つまり、このレジスタに対応
する冗長ロウの使用を禁止する。

【００６５】これに対して、上記冗長ロウが正常であっ
た場合は、上記一番目の冗長ロウに対するチェックと同
様に二番目〜四番目の冗長ロウが正常であるか否かを順
次チェックする。もし、全ての冗長ロウに不良ビットが
存在した場合は、「置換チェックシーケンス」を中断
し、置換ＮＧ（不能）フラグを設定して置換不能フラグ
用の外部端子に出力する。

【００６６】不良ビットを冗長カラムあるいは冗長ロウ
に置換した後の「置換チェックシーケンス」では、不良
カラムを冗長カラムに置換した後の「置換チェックシー
ケンス」あるいは不良ロウを冗長ロウに置換した後の
「置換チェックシーケンス」と同様の処理を行う。

【００６７】上記したような「置換チェックシーケン
ス」が正常に終了すると、置換に係る不良アドレスの次
のアドレスから再びメインのオフセルチェックに戻る。
なお、不良アドレスをレジスタに書込んだ後に、上記不
良アドレスが指定されると、通常の冗長技術によって、
上記不良アドレスに対して置換されたアドレスのセルが
選択されるようになる。

【００６８】（２）オンセルチェック。 図３に示すように、メモリセルアレイの全てのアドレス
＄００００〜＄ＦＦＦＦの各セルに対して順に消去動作
および消去ベリファイ動作を行う。この際、オフセルチ
ェックに準じて「消去失敗終了シーケンス」、フェイル
アドレスレジスタへの不良アドレスの書込み、「不良種
別の分類シーケンス」、「自動置換シーケンス」、「自
動置換シーケンス」の中断、中断フラグの設定、「置換
チェックシーケンス」、「置換セルチェックシーケン
ス」の中断、置換不能フラグの設定などを行う。なお、
不良セルが存在すれば、通常は、書込み動作／消去動作
の両方で不良が発生する。

【００６９】上記実施例のフラッシュＥＥＰＲＯＭにお
いては、前述したような自動置換制御機能を内蔵してい
るので、自動書込み／自動消去機能の有無に拘らず、製
造側でのテストに際して、不良アドレスを自動的に特定
し、不良アドレスの不良内容がロウ不良、カラム不良、
ビット不良のいずれであるかを自動的に認識して冗長セ
ルへの置換を自動的に行うことが可能になり、テスト工
程の増大およびテストコストの増大を抑制することが可
能になる。

【００７０】また、使用者側でフラッシュＥＥＰＲＯＭ
を使用しているシステムにおいて、任意の時期、例えば
フラッシュＥＥＰＲＯＭに異常が発生した場合などに前
述したような自動置換制御機能を作動させる（自動置換
制御モードに入る）ようにすれば、チップの有効利用、
チップを使用するシステムの信頼性の向上を図ることが
期待できる。

【００７１】なお、本発明は上記実施例のフラッシュＥ
ＥＰＲＯＭに限らず、メモリセルアレイに不良置換用の
冗長セルを有する不揮発性メモリ、あるいは、それを内
蔵する半導体集積回路に適用可能である。

【００７２】

【発明の効果】上述したように本発明の不揮発性半導体
メモリによれば、自動書込み／自動消去機能の有無に拘
らず、製造側および使用者側のいずれでも、不良アドレ
スを自動的に特定し、不良アドレスの不良内容がロウ不
良、カラム不良、ビット不良のいずれであるかを自動的
に認識して冗長セルへの置換を自動的に行うことが可能
になり、テスト工程の増大およびテストコストの増大を
抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るフラッシュＥ
ＥＰＲＯＭの一部を示すブロック図。

【図２】図１中の自動置換制御手段に含まれる不良アド
レス記憶回路の一例および図１中の自動置換制御手段に
より制御されるアドレスカウンタを示す論理図。

【図３】図１中の自動置換制御手段による自動置換制御
のシーケンスの一部を示すフローチャート。

【図４】図１中の自動置換制御手段による自動置換制御
のシーケンスの一部を示すフローチャート。

【図５】図１中の自動置換制御手段による自動置換制御
のシーケンスの一部を示すフローチャート。

【符号の説明】

１０…メモリセルアレイ、 １０１…メインセル領域、 １０２…冗長セル領域、 １１１…メインロウデコーダ、 １１２…冗長ロウデコーダ、 １２１…メインカラムデコーダ、 １２２…冗長カラムデコーダ、 １３１…メイン書込み／読み出し回路、 １３２…冗長書込み／読み出し回路、 １４…書込み電圧／消去電圧生成回路、 １５…自動置換制御手段、 １６…自動置換制御モードエントリー設定手段。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メインセルが配置されたメインセル領域
   と不良置換用の冗長セルが配置された冗長セル領域を有
   するメモリセルアレイと、 前記メインセル領域の不良セルを検出して前記冗長セル
   領域の冗長セルに置換するように自動的に制御する自動
   置換制御手段とを具備することを特徴とする不揮発性半
   導体メモリ。
2. 【請求項２】 メインセルが配置されたメインセル領域
   と不良置換用の冗長セルが配置された冗長セル領域を有
   するメモリセルアレイと、 メインロウアドレス信号をデコードして前記メインセル
   領域のロウを選択するメインロウデコーダと、 不良ロウアドレス信号が置換されたロウアドレス信号を
   デコードして前記冗長セル領域のロウを選択する冗長ロ
   ウデコーダと、 メインカラムアドレス信号をデコードして前記メインセ
   ル領域のカラムを選択制御するメインカラムデコーダ
   と、 不良カラムアドレス信号が置換されたカラムアドレス信
   号をデコードして前記冗長セル領域のカラムを選択制御
   する冗長カラムデコーダと、 前記メインカラムデコーダのデコード出力により前記メ
   インセル領域のカラムを選択制御するためのメインカラ
   ムスイッチと、 前記冗長カラムデコーダのデコード出力により前記冗長
   セル領域のカラムを選択するための冗長カラムスイッチ
   と、 前記メインカラムスイッチを介して前記メインセル領域
   のメインセルとの間でデータの書込み／読み出しを行う
   メイン書込み／読み出し回路と、 前記冗長カラムスイッチを介して前記冗長セル領域の冗
   長セルとの間でデータの書込み／読み出しを行う冗長書
   込み／読み出し回路と、前記メインセル領域のメインセ
   ルおよび前記冗長セル領域の冗長セルに対する書込みに
   必要な書込電圧／消去に必要な消去電圧を生成するため
   の書込み電圧／消去電圧生成回路と、 前記メインセル領域の不良カラムを検出して前記冗長セ
   ル領域の冗長カラムに置換し、前記メインセル領域の不
   良ロウを検出して前記冗長セル領域の冗長ロウに置換
   し、前記メインセル領域の不良ビットを検出して前記冗
   長セル領域の冗長カラムあるいは冗長ロウのセルに置換
   するように自動的に制御する自動置換制御モードを実行
   する自動置換制御手段と、 前記自動置換制御モードに入ることを設定するための自
   動置換制御モードエントリー設定手段とを具備すること
   を特徴とする不揮発性半導体メモリ。
3. 【請求項３】 請求項２記載の不揮発性半導体メモリに
   おいて、 前記自動置換制御手段は、自動置換制御を行うシーケン
   ス制御回路あるいはマイクロプロセッサと、不良アドレ
   スを一時的に格納するためのフェイルアドレスレジスタ
   と、不良種別を分類した後の不良アドレスを格納するた
   めの不揮発性の不良アドレス記憶回路を含むことを特徴
   とする不揮発性半導体メモリ。
4. 【請求項４】 請求項３項に記載の不揮発性半導体メモ
   リにおいて、 前記自動置換制御手段は、 前記メインセル領域の全てのアドレスの各セルに対して
   順に良否をチェックしていく過程で不良セルを検出した
   場合の不良アドレスを前記フェイルアドレスレジスタに
   書込む手段と、 前記不良セルが存在するカラムに２ビット以上の不良が
   存在するカラム不良であるか否か、前記不良セルが存在
   するロウに２ビット以上の不良が存在するロウ不良であ
   るか否か、前記不良セルが存在するカラムあるいはロウ
   に１ビットの不良が存在する単なるビット不良のいずれ
   であるかを認識するための不良種別を分類する分類手段
   と、 前記フェイルアドレスレジスタに書込まれていた不良ア
   ドレスを前記分類手段による分類結果に応じて前記不揮
   発性の不良アドレス記憶回路に書込む手段と、 前記不良アドレス記憶回路に書込まれた不良アドレスの
   不良カラムあるいは不良ロウあるいは不良ビットを前記
   冗長セル領域のセルに置換する置換手段と、 前記置換手段により置換された前記冗長セル領域のセル
   が正常であるか否かをチェックする手段とを具備するこ
   とを特徴とする不揮発性半導体メモリ。