JP2003338197A - 消去／プログラミングに不具合を生じた不揮発性メモリ装置の自己修復方法およびそれに関する不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 欠陥部品の認識と修正を装置内部において行
い、メモリ装置の寿命と製造歩留まりとを改善する。 【解決手段】 メモリ装置（２０）は複数のスタンダー
ドセクタ（１５）と冗長部（２）とからなるメモリブロ
ック（１）と、メモリセルデータのプログラミング及び
消去を制御する制御回路（３）と、メモリセルに記憶さ
れたデータ用の正確性確認回路（７）とを有し、正確性
確認回路は制御回路により作動され機能不全セルを１つ
でも検出すると不正データ信号を発生する。制御回路は
冗長を活性化し、冗長部を作動し、不正データ存在の場
合に冗長メモリステージ（５ｂ）に冗長データを記憶す
る。消去・プログラミングの両動作におけるカラム冗
長、ロウ冗長、セクタ冗長の種々の実行方法を提供す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、消去／プログラミ
ングに不具合を生じた不揮発性メモリ装置の自己修復方
法およびそれに関連した不揮発性メモリ装置に関する。

【０００２】

【従来の技術】周知のように、数メガバイトの半導体不
揮発性メモリ装置（ＥＰＲＯＭもしくはフラッシュメモ
リ）においては、全体の面積における相当の割合、例え
ば４０％から７０％をセルアレイが占めている。不揮発
性メモリが適用されるような場合においては、概装置の
作動中（読み出し、プログラミング、および消去）にア
レイ内のすべてのセルが完全に機能することが求められ
る。

【０００３】

【発明が解決しようとする課題】理論上では、正しく動
作しないセルが１つでもあれば、メモリ装置全体が使用
不能になるには十分である。どんな製造ロットにおいて
も欠陥のメモリセルが生産される確率がゼロではない以
上、この種の集積装置の工業生産において、この事実は
非常に重要である。

【０００４】欠陥ビットを検出・修正するための解決法
がなければ、完全に動作するメモリセルを有する装置を
特定の製造ロットにおいて得る確率は極めて低く、大規
模な工業生産における観点から受け入れ難いものであ
る。この確率はいわゆるロットの「主歩留まり」（ｐｒ
ｉｍｅ ｙｉｅｌｄ）を示しており、ある生産プロセス
の優秀さを示す数値を表している。

【０００５】最終製造工程におけるメモリ装置の歩留ま
りを向上するために、欠陥ビットを認識し修正するため
の回路上の解決手段が用いられてきている。一般に、こ
の目的のために採用された技術では、メモリアレイを構
成するメモリセルに加えて、当該する欠陥アレイセルと
取り換えるためのメモリセルが用いられている。このよ
うに冗長セルとして用いられ、定義されるセルは、アレ
イセルと同様のものである。それらは、通常はすでに装
置内に設けられている回路によって適切に制御されなけ
ればならない。

【０００６】詳細には、欠陥セルが1つだけであっても
それに対応するアレイのロウもしくはカラムを取り換え
ることができるように、冗長セルからなるロウもしくは
カラムを全体として用いてメモリを構成することが好ま
しい。このように、欠陥を修正する能力と冗長セルを制
御するための回路に必要な面積との間で妥協点を見出す
こととなる。

【０００７】通常は、冗長は電気ウェハ分類（ＥＷＳ）
ステップにおいて活性化し、その間に適切な検査フロー
を経て問題のあるセルが認識され、冗長セルと取り換え
られる。従って、ロウの冗長でもカラムの冗長でも、冗
長によって修正が可能なのは、時間ゼロにおける欠陥の
みである。すなわち、工場内においてのみである。

【０００８】例えば、サイクリングのため、あるセルに
おいて相当なゲインの減少が起きたとすると、概セル
は、消去およびプログラムステップを終えることができ
なくなってしまい、結果として装置全体が不良となって
しまう。

【０００９】

【課題を解決するための手段】従って、本発明の目的は
メモリの動作中に起こる欠陥の問題を解決するための方
法を提供することである。

【００１０】本発明によれば、請求項１および１４でそ
れぞれ定義されるように、方法と不揮発性メモリ装置と
が提供される。

【００１１】

【発明の実施の形態】ここで、本発明をよりよく理解す
るために、添付の図面を参照にして好適な実施形態の説
明をおこなう。なお、概実施形態は本発明を限定するも
のではない。

【００１２】本発明は、書き込みおよび／または消去動
作中（すなわちメモリの通常動作中）に１つ以上の欠陥
セルが検出された時に、メモリ自身による内部自己修復
および／または自己代替処理を起動することに基づいて
いる。この方法により、捨てることなく継続してメモリ
を用いることが可能になる。

【００１３】本発明の一形態によれば、消去が不良であ
った際に動作し、冗長リソースを用いる方法と構造が提
供される。概方法では、欠陥が原因で消去が不完全とな
ったのはいつなのかという検査と、欠陥セルを取り換え
るための十分なリソースがあるかの検査とを行うことが
考えられる。

【００１４】本発明の他の一形態によれば、プログラミ
ング（書き込み）が不良であった場合に動作する方法と
構造が提供される。この場合においては、セクタ全体に
カラム冗長を行うと、すでにプログラミングが終了して
いる他のロウのビットをシフトさせることになってしま
うという問題が生じる。解決法の１つとしては、欠陥セ
ルの全アドレスを不揮発性冗長レジスタに記録すること
がある。あるいは、欠陥セルを含んだロウ全体が内部で
交換されたアドレス、すなわち冗長されたアドレスで駆
動される小さなセクタを設けることが考えられる。他の
選択肢としては、プログラミングを実行するのに必要と
される時間の量が重要な要因ではない場合に、ＥＷＳの
最中にプログラム時間を犠牲にして実行されるカラム冗
長と同様の方法も考えられる。１．消去不良 消去中における欠陥の処理に関する問題は、全て
「１’」をメモリアレイに書き込むので推測的に全ての
セルの内容を知ることができることに関連している。本
解決法によれば、メモリは欠陥が検出された際に用いる
ことができる冗長リソースを有している。詳細には、消
去の最後もしくは消去の前に、消去されたもしくは消去
されるセルの確認すなわち検査が行われる。もし残りの
冗長リソースと互換性のある欠陥（例えば、欠陥ロウも
しくは欠陥カラム）のために消去が不完全となった場合
には、冗長が活性化する。すなわち、欠陥部分のアドレ
スが、適切に設けられ不揮発性セルを含んだメモリユニ
ット（ＣＡＭもしくはＵＰＲＯＭ）に書き込まれる。冗
長セルは、装置の寿命が続く限り常に準備の整った状態
でいなければならないので、それらが必要となった時に
完璧に機能するように各消去サイクルにおいてソフト・
プログラムされなければならない。

【００１５】ここで、以下に説明される解決法をよりよ
く理解するために、図１を参照して、本発明において用
いられるメモリ装置の構造の簡単な説明をおこなう。

【００１６】図１は、以下において説明するように、消
去もしくはプログラム不良の場合に、ＥＷＳ中および内
部において冗長を活性可能なメモリの（内部での冗長を
処理する部分に関する）構造図を示している。メモリは
ロウ冗長、カラム冗長もしくはセクタ冗長を実行可能で
ある。

【００１７】図１において、メモリ装置２０はメモリブ
ロック１を備え、メモリブロック１は、周知のように、
メモリアレイ、ロウアドレス回路およびカラムアドレス
回路、および読み出し回路（センスアンプ）を含んでい
る。メモリアレイは、周知のように、複数のスタンダー
ドセクタ１５からなり、各セクタ１５はそれぞれ複数の
不揮発性セル１４を含んでいる（図１にはその１つだけ
を示す）。さらに、メモリアレイは概略に例示された冗
長部２を備えている。当然、冗長部２の構造および物理
的配置は、ロウ冗長、カラム冗長、またはセクタ冗長の
どれが用いられるかによって決まる。冗長部２の配置お
よび構造の例としては以下における様々な実施形態に従
って説明される。

【００１８】制御ユニット３は、実行される動作の信号
Ｒ／Ｅ／Ｐ（ｒｅａｄｉｎｇ、ｅｒａｓｉｎｇ、もしく
はｐｒｏｇｒａｍｍｉｎｇ）を外部から受信し、欠陥メ
モリ信号Ｆを発信し、メモリブロック２に適切なバイア
スを供給するバイアス電圧発生回路４を制御する。

【００１９】ＵＰＲＯＭバンク５はアドレス修正信号お
よび、アドレスされるセルのアドレスＡＤＤを受信す
る。さらにＵＰＲＯＭバンク５は、それぞれ冗長の活性
および冗長を必要としているセルのアドレスを示す信号
ＮＥＤＣおよびＲＤＣを冗長マルチプレクサ６に送る。
アドレスＡＤＤはさらにメモリブロック１にも供給され
る。

【００２０】冗長マルチプレクサ６はメモリブロック１
からの読み出しビットＳＡを受信し、プログラム制御信
号ＰＬＢをメモリブロック１に供給する。さらに、冗長
マルチプレクサ６は冗長データＤＡＴＡＣを確認ブロッ
ク７に供給し、後にプログラム制御信号ＰＬＣを受け取
る。

【００２１】冗長マルチプレクサ６によって出力された
冗長データＤＡＴＡＣは、制御ユニット３によって制御
される第１のスイッチ８を通じて確認ブロック７に供給
される。冗長データＤＡＴＡＣはさらに、制御ユニット
３によって制御される第２のスイッチ９を通じてメモリ
装置２０の出力１０に供給される。出力１０はデータピ
ンによって形成してもよいし、同一チップ内に組みこま
れた他の装置に接続してもよい。出力１０の上段には、
入出力ロジック（図示せず）が設けられており、一度に
１ワード（８／１６／３２ビット）のビットの入出力が
可能となっている。

【００２２】さらに、確認ブロック７は制御ユニット３
との間で制御信号Ｓの交換を行う。特に、図２、３およ
び９を参照してより詳細に説明するように、確認ブロッ
ク７は活性信号を受け、結果確認信号を送る。また、確
認ブロック７は外部から入力データＩＮＤＡＴＡを受け
取り、入力データＩＮＤＡＴＡと冗長データＤＡＴＡＣ
とを比較する。

【００２３】図１において、ＵＰＲＯＭバンク５は特定
のＵＰＲＯＭセットを２つ備えている。すなわち、通常
の冗長に関するデータを記憶できるようにＥＷＳステッ
プで初期設定されたＵＰＲＯＭからなる第１のセット５
ａと、内部の冗長に用いられるＵＰＲＯＭからなる第２
のセット５ｂである。あるいは、ＵＰＲＯＭのセットを
さらに２つ持つことも可能であるが、内部において活性
可能な冗長においては、ＥＷＳステップの終了時点で用
いられていなかったＵＰＲＯＭバンク５の第２のセット
５ｂと第１のセット５ａのＵＰＲＯＭとの両方を用いる
ことも可能である。他には、ＵＰＲＯＭのセットを１つ
設け、ＥＷＳステップで用いられなかったＵＰＲＯＭを
内部での冗長に用いることも可能である。１．１ カラム冗長 本解決法においては、図１に示したメモリ構造を用い、
そのフローチャート図２に示す。この場合、図１０に示
す構造によれば、冗長部２は各セクタ内の１つ以上のカ
ラムからなる。以下にその詳細な説明を行う。

【００２４】まず、ステップ３０において、いくつかの
カウンタ、すなわち付加パルスカウンタＴ、消去パルス
カウンタＡ、カラムカウンタＣおよびロウカウンタＲが
ゼロにセットされる。

【００２５】次に、ステップ３１において消去パルスが
セクタ全体に送られ、ステップ３２において第１のワー
ドの１つ（カウンタＲおよびＣによって指定される）の
確認読み出しが行われ、確認の結果、好ましい結果が得
られたビットの数Ｎがカウントされる。確認の結果、い
くつかのセルに関して、同時に読み出されたセルの数Ｎ
ｍａｘ（例えば６４セル）から設置された冗長セルの数
Ｒｉｓを引いた数に相当する閾値をＮが下回った場合に
は（ブロック３３からＮＯに進む）、消去パルスカウン
タＡが増加され（ステップ３４）、消去パルスの最大値
Ａ_MAXにまで達したかどうかの確認が行われる（ステッ
プ３５）。最大値まで達していた場合（ブロック３５か
らＹＥＳに進む）、欠陥メモリ信号Ｆを発生し（ステッ
プ３６）、処理は終了する。一方、最大値まで達してい
ない場合には（ブロック３５からＮＯに進む）、ステッ
プ３１において新たな消去パルスが供給される。

【００２６】確認によって少なくともＮｍａｘ−Ｒｉｓ
のセルに関して肯定的な結果が出された場合には（ブロ
ック３３からＹＥＳに進む）、同時に読まれた全てのセ
ルが消去されたかどうかを検査する（例えばＮ＝Ｎｍａ
ｘ＝６４かどうか）（ステップ３７）。その結果がＹＥ
Ｓであれば、ステップ３８へと進み、すべてのカラムが
確認されたかどうかの検査を行う。すべてのカラムが確
認されていないという結果が出た場合には、ステップ３
９に進み、カラムカウンタＣが増加し、付加パルスカウ
ンタＴがゼロにリセットされ、ステップ３２に戻り新た
な確認読み出しが実行される。

【００２７】すべてのカラムが確認されている場合には
（ステップ３８からＹＥＳに進む）、すべてのロウが確
認されているかどうかを検査する（ステップ４０）。す
べてのロウが確認されていないという結果が出た場合に
は、ステップ４１に進み、ロウカウンタＲが増加し、カ
ラムカウンタＣと付加パルスカウンタＴとがゼロにリセ
ットされる。そして、ステップ３２に戻り確認読み出し
が実行される。すべてのロウが確認されている場合には
処理を終了する。

【００２８】確認読み出しの終了時に消去されていない
セルの数がゼロではなくＲｉｓと等しいもしくはそれ以
下である場合には（ステップ３７からＮＯに進む）、付
加パルスカウンタＴが増加し（ステップ４２）、Ｔが最
大値Ｔｍａｘと等しいかどうかの検査が行われる（ステ
ップ４３）。Ｔｍａｘと等しくない場合には（ステップ
４３からＮＯに進む）、ステップ３１に戻り新たな消去
パルスが供給される。Ｔｍａｘと等しい場合には（ステ
ップ４３からＹＥＳに進む）、利用可能な冗長リソース
が十分にあるかどうかの検査が行われる（ステップ４
４）。十分でなければ（ステップ４４からＮＯに進
む）、欠陥メモリ信号Ｆを発生し（ステップ４５）、処
理を終了する。もし利用可能な冗長リソースが十分にあ
る場合には（ステップ４４からＹＥＳに進む）、ＵＰＲ
ＯＭバンク５（図１参照）に欠陥セルを含んだカラムの
アドレスが書き込まれる（ステップ４６）。そうして、
冗長を活性化し、すなわち、欠陥セルを含んだカラムを
冗長カラムと交換し、新たな確認読み出しが行われる
（ブロック４７）。読み出されたすべてのセルに関して
ＮがＮｍａｘと等しければ（ステップ４８からＹＥＳ進
む）、他のワードに対する確認読み出しを進めるために
ステップ３８の処理へと進む。ＮがＮｍａｘと等しくな
ければ（ステップ４８からＮＯに進む）、欠陥メモリ信
号を発生し（ステップ４９）、処理を終了する。

【００２９】カラム冗長を実行する際に、一度に１つの
カラムを交換する必要がないということが重要な点であ
る。交換可能なカラムの最小数（以下カラムパケットと
称する）は、技術的条件および利用可能なエリアに従っ
て、設計フェイズにおいて構築される。実際、カラムパ
ケットがｎ個のカラムを含んでいるとすると、冗長が活
性化している時はいつでも、ｎ個のカラム（その中の１
つが欠陥ビットを含んでいる）がｎ個の冗長カラムと交
換される。

【００３０】カラムパケットが大きくなるにつれて、交
換されたすなわち冗長されたアドレスを記憶するために
必要なメモリ素子は減少することは明らかである。実
際、４個のカラムからなるカラムパケットの場合、交換
されたカラムのアドレスは完全なアドレスより２アドレ
スビット少ない。

【００３１】説明したフローチャートにおいて、Ｒｉｓ
は利用可能なカラムパケット数を表しており、必ずしも
交換されたアレイカラムの数に一致しない。４個のカラ
ムを持つカラムパケットが２個それぞれ利用可能な場合
は、交換されたカラムの数は８つとなる。１．２ ロウ冗長 本解決法においては、図１に示した構造と同様の構造を
用い、そのフローチャート図３に示す。図１に示した構
造との違いは、（少なくとも内部冗長に関する限り）冗
長マルチプレクサ６が設けられていないこと、およびＵ
ＰＲＯＭバンク５の一部５ａの出力がメモリブロック１
へ直接供給されていて、機能不全セルを１つ以上含んだ
ロウが読み出される時に欠陥ロウを処理せず、冗長ロウ
が自動的にアドレスされることである。簡略にアドレス
するために、冗長ロウはスタンダードセクタ内に設けら
れることが好ましい。あるいは、図１２を参照して以下
に説明されるように、別に設けられた補助セクタ内に設
けることも可能である。

【００３２】特に、図３は、メモリアレイのロウ間に短
絡が存在する場合を示している。一般に、探索方法は、
メモリの寿命の間に修復される欠陥の種類および技術的
問題によって設計段階において発生した欠陥の種類に応
じて決まる。

【００３３】短絡を認識するには、適切な短絡検査を用
いる。例えばＥＰ−Ａ−１，０８３，５７５号公報に記
載の検査が使用可能である。

【００３４】このような検査においては、デコーダがＣ
ＭＯＳバイナリタイプであるとすると、充電の際の過渡
現象が収まると、ロウデコーダの供給ラインには電流が
流れないはずである。もし電流が検出された場合には、
短絡が存在することになる。しかしながら、短絡したロ
ウの数は分からない。

【００３５】いくつのロウが関わっているのかを確認す
るために、本実施の形態においては、まずロウをスキャ
ンする。短絡が確認されたら、冗長されたロウの最小パ
ケットに属するすべてのロウを同時に選択し検査を繰り
返す。検査の結果、短絡が確認されない場合には、短絡
したラインのセットが確認されるまでもしくは利用可能
な冗長リソースを使いきるまで、次のロウのパケットを
選択する。

【００３６】詳細には、消去を実行する前に、まずメモ
リが交換されるロウを探索する。このために（図３参
照）、ステップ１００において、ロウカウンタＲとロウ
パケットカウンタＰ（上記の通りロウのパケットは冗長
可能な最小数のロウを備えている）をゼロにセットす
る。

【００３７】次に、ステップ１０１において、例えば、
ＥＰ−Ａ−１，０８３，５７５号公報に記載の検査を実
行することによって、ロウが短絡しているかどうかの検
査を行う。検査によっても短絡が検出できなかった場合
には（確認ブロック１０２からＹＥＳに進む）、ロウカ
ウンタが増加する（ステップ１２１）。逆に、短絡が検
出された場合には（ブロック１０２からＮＯに進む）、
検査された直後のロウを含んだロウのパケット全体を選
択し、ロウパケットカウンタＰが増加する（ステップ１
０３）。そして、選択されたばかりのパケットに対して
使用可能な冗長リソースがあるかどうかの検査を行う
（ステップ１０４）。ない場合には（ブロック１０４か
らＮＯに進む）、欠陥メモリ信号を発生し（ステップ１
０５）、処理を終了する。逆に、ある場合には（ブロッ
ク１０４からＹＥＳに進む）、パケットのすべてのロウ
を同時に選択しながらパケット全体に対して検査を繰り
返す（ステップ１１０）。選択されたロウのパケットも
しくはパケットのロウのいくつかがメモリアレイの他の
ロウと短絡している場合には（確認ブロック１１１から
ＮＯに進む）、ステップ１０３に戻り、前に選択された
パケットと同時に検査されるロウのパケットをさらに選
択して、ロウパケットカウンタを増加する。

【００３８】選択されたパケットに属するロウがアレイ
の他のロウと短絡していない場合には（ステップ１１１
からＹＥＳに進む）、選択されたパケットの冗長を活性
化する（ステップ１１２）。そのために、冗長の活性化
を発信するガードビット、欠陥ロウのパケットのアドレ
ス、および冗長ロウパケットのアドレスをＵＰＲＯＭバ
ンク５の１つ以上のＵＰＲＯＭに書き込む（図１参
照）。

【００３９】次に、ステップ１１３において、冗長ロウ
が機能することを確かめるために、冗長パケットに対し
て短絡検査を行う。冗長ロウが機能しないという結果の
場合は（ステップ１１４からＮＯに進む）、欠陥メモリ
信号を発生し（ステップ１１５）、処理を終了する。反
対に、冗長ロウが機能するという結果が出れば（ステッ
プ１１４からＹＥＳに進む）、パケットカウントがリセ
ットされ（ステップ１２０）、次のロウに対して検査を
行う。

【００４０】最後に、ステップ１２１においてロウカウ
ンタＲが増加し（ステップ１０２においてＹＥＳに進ん
だ際にも行われる）、すべてのロウに対して審査が行わ
れたかどうかを検査する（ステップ１１２）。行われて
いなければ、ステップ１０１に戻り選択されたばかりの
ロウに対して短絡検査を行う。行われているなら、活性
化されたばかりの冗長セルを含んだセクタの消去が行わ
れる（ステップ１２３）。１．３ セクタ冗長 本解決法は、消去動作の前もしくは後に行われた検査に
よって欠陥セルの存在が明らかになった際に、メモリア
レイのスタンダードセクタと完全に交換可能な「冗長セ
クタ」と呼ばれる特別なセクタが設けられていることに
基づいている。この場合、欠陥が検出されたスタンダー
ドセクタは特別な冗長セクタと完全に交換される。図４
から８を参照して以下に詳細に説明するように、セクタ
の冗長の活性化に関する情報は、図１に示したものと同
様のＵＰＲＯＭバンクに属するＵＰＲＯＭに記憶されて
いる。一方、一般的には、以下に詳細に説明されるよう
に、（少なくとも内部の冗長に関する限り）冗長マルチ
プレクサ６が設けられていないこと、および内部の冗長
に関するＵＰＲＯＭバンク５の出力が冗長マルチプレク
サ６には供給されていないが、メモリブロック１の特別
なアドレスユニットに供給されていること以外は、図１
の構造は本解決法においても有効である。従って、以下
においてＵＰＲＯＭバンクは再び参照番号５によって識
別される。

【００４１】特に、ＵＰＲＯＭバンク５はパラレル構造
もしくはマトリクス構造で構成することが可能である。

【００４２】第１の解決法（パラレル構造）を図４に示
す。ＵＰＲＯＭバンク５は、例えばフラッシュセルなど
の、概略に示された複数の不揮発性メモリ素子１５０を
備えている。詳細には、各メモリ素子１５０は、拡大し
て詳細に示しているように単一のフラッシュセルと、そ
れらを流れる全体の電流を増加するために並列に接続さ
れた複数のフラッシュセルとを備えている。

【００４３】不揮発性メモリ素子１５０は一列に並んで
おり、メモリ装置が作動した時に活性信号が供給される
単一の制御線１５１に接続されている。不揮発性メモリ
素子１５０はそれぞれ組みになって、図４に拡大して詳
細に示されているように同様の構造を有するロジックブ
ロック１５２および１５２ａに接続されている。すなわ
ち、各ロジックブロック１５２および１５２ａ（ＣＡＭ
ＬＯＧＩＣと表されている）は、読み出し回路１５３
と、各メモリ素子に１つずつ設けられた例えばラッチ１
５４などの複数の一時メモリ素子とを備えている。この
ように、不揮発性メモリ素子１５０の各組がそれぞれの
ロジックブロック１５２、１５２ａと合わさって、メモ
リユニットすなわちＵＰＲＯＭ１６０を形成している。

【００４４】メモリ装置が作動すると、ロジックブロッ
ク１５２、１５２ａは、バイアスするか、不揮発性メモ
リ素子１５０を読み出すか、各素子の内容をそれぞれの
ラッチ１５４に記憶するかを決定する制御信号を受信す
る。そうして、メモリの通常の動作中に、不揮発性メモ
リ素子１５０に記憶された情報が、ロジックブロック１
５２、１５２ａの出力において利用可能となり、必要な
時に使用することができる。

【００４５】図１と同じように、本解決法においても、
ＵＰＲＯＭバンク５は、（それ自体は既知のやり方で
の）メモリ動作およびＥＷＳ中の冗長に必要なデータを
記憶し、そのロジックブロックは参照番号１５２によっ
て示されている第１の部分５ａと、冗長活性化可能な内
部に相当し、そのロジックブロックは参照番号１５２ａ
によって示されている第２の部分５ｂとを備えている。

【００４６】特に本実施の形態における第２の部分５ｂ
では、各組における不揮発性メモリ素子１５０（ロジッ
クブロック１５２ａに接続されている）が、セクタカラ
ム内の冗長されるセクタのそれぞれに関するデータを記
憶するようになっている。

【００４７】これに関連して、図６を参照する。図６に
おいては、Ｍ個のセクタ１５（例えば５１２個のセク
タ）がＪ個のセクタロウ１８１（例えば６４個のロウ）
およびＫ個のセクタカラム１８２（例えば８個のカラ
ム）上に配置されているメモリアレイ１７０の構造が示
されている。グローバルカラムデコーダ１８３（読み出
し回路を備える）は、アレイの中心のロウに、すなわち
上部セクタの３２個のロウと下部セクタの３２個のロウ
の間に配置されている。グローバルカラムデコーダ１８
３はカラムアドレス信号ＹＭ＜１５：０＞を受信する。
さらに、グローバルカラムデコーダ１８３は、必要なバ
イアスをバイアス電圧発生回路４（図１参照）から受信
し、読み出しされたデータＳＡを出力する。図示はして
いないが、グローバルカラムデコーダ１８３はさらにそ
れ自体は既知の方法でプログラム制御信号を受信し、さ
らにプログラムされるセル同士を接続するためのスイッ
チを備えている。

【００４８】冗長セクタ１８５ａ、１８５ｂは各セクタ
カラムの上部および下部に配置されている。全体では８
個の上部冗長セクタ１８５ａと８個の下部冗長セクタ１
８５ｂが設けられており、実際にはそれらが図１の冗長
部２を形成している。

【００４９】最終ロウデコーダ１８８はセクタロウアド
レス信号ＲＸ（それぞれのセクタロウ１８１を識別す
る）とロウアドレス信号ＬＹ、ＬＺ（セクタ１５内のそ
れぞれのロウを識別する）とを受信し、メモリアレイ１
７０のワード線へのロウバイアスを発生する。上部ロウ
ドライバ１８９ａは上部冗長セクタ１８５ａに連結して
おり、下部ロウドライバ１８９ｂは下部冗長セクタ１８
５ｂに連結している。そして、ロウドライバ１８９ａお
よび１８９ｂは、ロウアドレス信号ＬＹおよびＬＺだけ
ではなく冗長セクタアドレス信号ＬＸＲＲも受信する。
図示されていないが、ロウデコーダ１８８およびロウド
ライバ１８９ａ、１８９ｂは共に図１のバイアス電圧発
生回路４から必要なバイアスを受ける。

【００５０】交換されるセクタがグローバルカラムデコ
ーダ１８３の上部および下部のどちらに配置されている
かによって、冗長セクタ１８５ａおよび１８５ｂのうち
一方だけが各セクタカラム１８２に対して用いられる。

【００５１】上述のような構造を有するタイプのメモリ
アレイ１７０においては、ＵＰＲＯＭバンク５（図４参
照）の第２の部分５ｂは５６個の不揮発性メモリ素子１
５０を備えている。すなわち、７個の不揮発性メモリ素
子１５０が８セットであり、不揮発性メモリ素子１５０
の各セットはセクタカラム１８２に連結している。各セ
ットの７個の不揮発性メモリ素子１５０のうち６個は、
それぞれのセクタカラム１８２内の交換されるセクタの
６個のアドレスビットＡＤＤＳを記憶するためのもので
あり、７個目のメモリ素子１５０は、それぞれのセクタ
カラム１８２内でセクタ冗長がすでに活性化しているか
どうかを伝えるガードビットＧＢを記憶している。

【００５２】上述したように、不揮発性メモリ素子１５
０の各セットは、読み出し回路１５３に加えて７個のラ
ッチ１５４を備えるロジックブロック１２５ａのそれぞ
れに接続されている。

【００５３】各ラッチ１５４の出力は選択回路１９０へ
と供給されている。図７においてより詳細に示すよう
に、選択回路１９０はさらに、選択されたセクタカラム
１８２のアドレスも受信する。

【００５４】図７はメモリブロックデコード回路１の一
部を示しており、メモリブロックデコード回路１はロウ
プレデコーダ２００および第１のカラムプレデコーダ２
０１を含んでいる。さらに、選択回路１９０は第２のカ
ラムプレデコーダ２０２とマルチプレクサ２０３とを備
えている。

【００５５】ロウプレデコーダ２００は、入力部におい
てアドレスＡＤＤ＜２５、２１：１７＞に相当する６ビ
ットを受信し、図６の最終ロウデコーダ１８８に供給さ
れる６４個のセクタロウアドレス信号ＬＸおよびロウド
ライバ１８９ａ、１８９ｂに供給される冗長セクタアド
レス信号ＬＸＲＲを出力する。このために、ロウプレデ
コーダ２００は、通常のプレデコード回路に加えて比較
回路２０５を備えている。比較回路２０５は、交換され
るセクタが属しているセクタロウ１８１をアドレスする
ための６ビットＡＤＤＳ＜２５、２１：１７＞と、ガー
ドビットＧＢとを受信する。ここでは６ビットは選択回
路１９０から供給されている。実際には、比較回路２０
５は連結回路であり、その時アドレスされたセクタロウ
１８１がその時読み出されたＵＰＲＯＭ１６０に記憶さ
れたものと一致するかどうかを判断するために、６ビッ
トＡＤＤＳとアドレスＡＤＤ＜２５、２１：１７＞とを
比較する。比較の結果が肯定的であり、ガードビットＧ
Ｂの値が内部冗長が活性化していることを示している場
合、例えばロジックレベル“１”を有している場合に
は、比較回路２０５はセクタロウアドレス信号（すでに
述べてあるようにセクタロウ１８１を識別する）を外部
に送ることを禁止し、冗長セクタアドレス信号ＬＸＲＲ
を活性化し、元々アドレスされていたセクタ１５とそれ
に対応する冗長セクタ１８５ａもしくは１８５ｂ（図６
参照）との交換を決定する。上部冗長セクタ１８５ａお
よび下部冗長セクタ１８５ｂの選択は、カラムアドレス
信号ＹＭに従って上部セクタ１５もしくは下部セクタ１
５とそれに対応する冗長セクタ１８５ａもしくは１８５
ｂとにバイアスをかけるグローバルカラムデコーダ１８
３を介して行われる。

【００５６】第１のカラムプレデコーダ２０１は、それ
自体は既知のやり方で、４個のアドレスビットＡＤＤ＜
２５：２２＞を受信し、１６個のカラムアドレス信号Ｙ
Ｍ＜１５：０＞を出力する。

【００５７】選択回路１９０は４個のアドレスビットＡ
ＤＤ＜２５：２２＞のうち３個、すなわち、ビットＡＤ
Ｄ＜２４：２２＞を受信し、マルチプレクサ２０３に供
給される８個のセクタカラムアドレス信号ＹＭＣＡＭ＜
７：０＞を出力する。マルチプレクサ２０３は、ロジッ
クブロック１５２ａの出力に接続され、受信したセクタ
カラムアドレス信号ＹＭＣＡＭに基づいて、どのビット
をロウプレデコーダ２００に供給するかを選択する。実
際には、マルチプレクサ２０３がその時選択されたセク
タカラム１８２に連結したロジックブロックの出力とロ
ウプレデコーダ２００すなわち比較回路２０５とを接続
することによって、上述のように、冗長が活性化してい
るのかどうかを確認すること、あるいはセクタロウアド
レス信号ＬＸを発生しないようにすること、および冗長
セクタアドレス信号ＬＸＲＲの発生を開始することがロ
ウプレデコーダ２００によって可能となる。

【００５８】図５はＵＰＲＯＭバンク５の構造を示して
いるおり、図４に示されたパラレルタイプの構造の代わ
りとして用いられ得るものである。この場合も、ＵＰＲ
ＯＭバンク５は、図４を参照してすでに説明したよう
な、例えばフラッシュセルなどの、概略に表された複数
の不揮発性メモリ素子１５０を備えている。不揮発性メ
モリ素子１５０はロウおよびカラムに配置されており、
制御線１５１およびビット線１５５に接続されている。
詳細には、同一のロウに並べられた不揮発性メモリ素子
１５０は、その制御端子で同一の制御線１５１に接続さ
れ、同一のカラムに並べられた不揮発性メモリ素子１５
０は、その出力端子の１つで同一のビット線１５５に接
続されている。制御線１５１は、ＹＭＣＡＭ＜７：０＞
と示される８個のロウアドレス信号ＣＡＭによって（読
み出し／書き込み／消去の間）制御されるドライバ１５
６によって駆動される。ＹＭＣＡＭ＜７：０＞と示され
るのは、内部冗長情報を記憶する不揮発性メモリ素子１
５０に関しては、ロウアドレス信号ＣＡＭが図７のセク
タカラムアドレス信号ＹＭＣＡＭ＜７：０＞と同様であ
り、実際に図６のセクタカラム１８２を識別するからで
ある。図８を参照してより詳細に説明するように、ロウ
アドレス信号ＣＡＭ ＹＭＣＡＭ＜７：０＞は、アドレ
スビットＡＤＤ＜２４：２２＞に基づいて選択回路１９
５において発生する。

【００５９】ビット線１５１は、内部冗長情報を記憶す
る不揮発性メモリ素子１５０に関して、６個のアドレス
ビットＡＤＤＳおよびガードビットＧＢを出力する、図
４のものと同様のロジックブロック１５２、１５２ａに
接続される。例えば、内部冗長情報を記憶するための不
揮発性メモリ素子１５０はすべて同一のロジックブロッ
ク１５２ａに接続され、ロウアドレス信号ＣＡＭ ＹＭ
ＣＡＭ＜７：０＞によって直接選択される。実際にこの
場合においても、同一のロジックブロック１５２、１５
２ａに連結され、１つのロウ上に配置されたメモリセル
１５０の各セットがそれぞれのロジックブロック１５
２、１５２ａと共にＵＰＲＯＭ１６０を形成する。

【００６０】図８に示すように、選択回路１９５は図７
の選択回路１９０を簡略化したものである。特に、マル
チプレクサ２０３が設けられておらず、第２のカラムプ
レデコーダ２０２が、ロウアドレス信号ＣＡＭ ＹＭＣ
ＡＭ＜７：０＞を（ドライバ１５６を介して）ＵＰＲＯ
Ｍ１６０に供給している。さらに、アドレスＡＤＤＳと
ガードビットＧＢとを供給するロジックブロック１５２
ａの出力が比較回路２０５に直接接続されている。図８
にはロウプレデコーダ２００とメモリブロック１の第１
のカラムプレデコーダ２０１も示されており、それらは
図７に示された対応する部分とそれぞれ同様のものであ
る。

【００６１】アドレスＡＤＤ＜２５：１７＞が受信され
ると、ロウプレデコーダ２００とカラムプレデコーダ２
０１、２０２とがそれぞれのビットをデコードする。詳
細には、第２のカラムプレデコーダ２０２が、アドレス
された不揮発性メモリ素子１５０の内容の読み出しが可
能となるようにＵＰＲＯＭ１６０を駆動し、アドレスＡ
ＤＤＳとガードビットＧＢとを比較器２０５に供給す
る。そうして、図７を参照して上述したように、ロウプ
レデコーダ２００は、内部冗長がすでに活性化している
かどうかに従って、冗長セクタアドレス信号ＬＸＲＲも
しくはセクタロウアドレス信号ＬＸを出力する。

【００６２】そうすることで、消去処理が実行され、ス
タンダードセクタ１５のセル内の欠陥（欠陥セクタ）が
検出された時に、冗長の活性化によって、欠陥セクタが
属しているセクタカラム１８２に連結したＵＰＲＯＭ１
６０が、欠陥セクタが属しているセクタロウ１８１のア
ドレスとガードビットＧＢと共に書き込まれる。そし
て、図７および８を参照して説明したように、それ以降
のプログラミング動作および読み出し動作が、セクタロ
ウアドレス信号ＬＸによって活性化した冗長セクタ１８
５ａ、１８５ｂに直接実行される。

【００６３】従来のメモリ構造における遅延が、マルチ
プレクサ２０３によるロジックブロック１５２ａの出力
の選択、ガードビットＧＢの値の確認動作、およびセク
タロウアドレス信号ＬＸの冗長セクタアドレス信号ＬＸ
ＲＲとの交換によってのみ起こる場合に限り、図４に示
したＵＰＲＯＭバンク５のパラレル構造を用いること
で、アクセス時間を最小限度に抑えられる（例えば、電
源電圧Ｖｃｃが３Ｖの時は４ｎｓとなり、Ｖｃｃが２．
５Ｖのときは６ｎｓとなる）。

【００６４】冗長セクタがメモリセクタとして正確に作
動すれば、このシステムでは消去／書き込みの動作に制
限が課されることはない。さらに、修正可能な個々の欠
陥の数は極めて高く、１０２４個のセルにおいて１．５
個に相当する。

【００６５】ロジックブロックの数を減らすことが求め
られているとすると、図５に示したマトリクス構造を用
いることで、占有面積の縮小が可能になる。しかしなが
ら、不揮発性メモリ素子１５０の厳密な読み出しを実行
する必要があるために、アクセス時間が延長することと
なる。２．プログラム不良 プログラム不良の処理における問題は、冗長を活性化す
ること（カラム冗長、ロウ冗長、もしくはセクタ全体の
冗長であっても）は、すでにプログラム済みの他のロウ
および／またはカラムのビットをシフトすることになる
ことが原因で起こる。実際に、消去とは異なり、プログ
ラム中においては、プログラムされたセルの内容が失わ
れてはならず、さらにメモリの性能を劣化させないこと
（少なくとも大幅に劣化させないこと）が望ましい。

【００６６】以下に、３つの解決法を提供する。それぞ
れ単一ビットカラム冗長、補助セクタを介しての冗長、
およびカラム全体および／またはロウ全体の交換として
説明する。加えて、消去不良の場合を参照して説明され
た方法と全く同様の方法（図４から８参照）でセクタ冗
長を行ってもよいが、その方法に関しての繰り返しの説
明は行わない。２．１ 単一ビット冗長 単一ビットカラム冗長の場合には、各セクタがいくらか
の数の冗長カラムを有している。プログラミングの最後
に欠陥セルが検出されると、欠陥セルのアドレスがＵＰ
ＲＯＭバンク５に属したＵＰＲＯＭの１つに完全に記憶
され、カラム全体ではなくその欠陥セルが交換される。

【００６７】図９は、単一ビットカラム冗長の場合にお
けるプログラミング動作のフローチャートを示してい
る。

【００６８】まず最初に、ステップ２３０において、付
加パルスカウンタＴとプログラムパルスカウンタＡとを
ゼロにセットする。

【００６９】続いて、ステップ２３１においてワードの
プログラムパルスが送られ、ステップ２３２においてプ
ログラムされたワードの確認読み出しが行われる。確認
において好ましい結果が得られたセルの数をＮとする。
確認の結果、いくつかのセルに関して、同時に読み出さ
れたセルの数Ｎｍａｘ（例えば６４セル）から設置され
た冗長セルの数Ｒｉｓを引いた数に相当する閾値よりも
Ｎが少ない場合には（ブロック２３３からＮＯに進
む）、プログラムパルスカウンタＡを増加し（ステップ
２３４）、消去パルスの最大値Ａｍａｘに達したかどう
かの検査を行う（ステップ２３５）。最大値に達してい
る場合には（ブロック２３５からＹＥＳに進む）、欠陥
メモリ信号Ｆを発生し（ステップ２３６）、処理を終了
する。もし最大値まで達していない場合は（ブロック２
３５からＮＯに進む）、新たなプログラムパルスが供給
される（ステップ２３１）。

【００７０】少なくともＮｍａｘ−Ｒｉｓに関するセル
の確認においてＮのほうが大きいという結果が出た場合
には（ブロック２３３からＹＥＳに進む）、同時に読み
出されたセルの全てが正確にプログラムされているかど
うか（例えばＮ＝６４かどうか）を検査する（ステップ
２３７）。結果がＹＥＳであれば、プログラム処理を終
了する。結果がＮＯである場合には（ブロック２３７か
らＮＯに進む）、付加パルスカウンタＴを増加し（ステ
ップ２４２）、Ｔが最大値Ｔｍａｘと等しいかどうかの
検査を行う（ステップ２４３）。等しくない場合には
（ステップ２４３からＮＯに進む）、ステップ２３１に
戻り、新たなプログラムパルスが供給される。等しい場
合には（ステップ２４３からＹＥＳに進む）、利用可能
な冗長リソースが十分にあるかどうかの検査が行われる
（ステップ２４４）。十分でない場合には（ステップ２
４４からＮＯに進む）、欠陥メモリ信号Ｆを発生し（ス
テップ２４５）、処理を終了する。反対にリソースを十
分に利用可能な場合は（ステップ２４４からＹＥＳに進
む）、欠陥セルを含んだカラムのアドレスがＵＰＲＯＭ
に書き込まれ（ステップ２４６）、冗長セルを書き込む
（ステップ２４７）。そうして、冗長を活性化して、新
たな確認読み出しが行われる。すなわち、新たに書き込
まれた冗長セルが欠陥セルの代わりに読み出される（ス
テップ２４８）。すべてのセルに関してＮがＮｍａｘと
等しいという結果が得られれば（ステップ２４９からＹ
ＥＳに進む）、処理を終了する。ＮがＮｍａｘと等しく
ないという結果の場合には（ステップ２４９からＮＯに
進む）、欠陥メモリ信号Ｆを発生し（ステップ２５
０）、処理を終了する。

【００７１】図９を参照して説明したフローを実行する
ことができるメモリの構造は図１に示した構造である。
通常、ワードの読み出しの最中に冗長セルもアドレスさ
れて交換が行えるように、存在する冗長リソースは、冗
長カラム上であって欠陥セルと同一のロウ上に配置され
たセルによって表される。

【００７２】この場合、１つのセンスアンプが冗長専用
として用いられ、読み出されるワードの基本ビットを供
給するセンスアンプと並列に作動する。結果として、各
ワードに対して１つの欠陥ビットのみを交換することが
可能となる。詳細には、図１０に示すように、メモリブ
ロック１は、６５個のビットをマルチプレクサＭＬＸＲ
ＥＤ６に供給し、マルチプレクサＭＬＸＲＥＤ６はその
うちの６４個のみを選択する。

【００７３】メモリブロック１に関しては、図１０にお
いては、読み出し回路すなわちセンスアンプおよびここ
ではメモリアレイの１つ以上のカラム３２０によって構
成される冗長部２のみが示されている。特に、図１０
は、通常のセクタ１５内の２つのカラム３２０の配置を
表している（従ってこの場合は、冗長部２は様々なセク
タに分配されている）。読み出されたワードの各ビット
に１つずつで合計６４個のセンスアンプＳＡ＜６３：０
＞と読み出された冗長ビットを受信するセンスアンプＳ
Ａ＜Ｒ１＞とが存在する。センスアンプＳＡの出力は、
冗長活性信号ＮＥＤＣおよび交換されるセルのアドレス
ＲＤＣを図１のＵＰＲＯＭバンク５から受信する選択回
路３００によって形成された、マルチプレクサＭＵＸＲ
ＥＤ６に接続されている。このために、該技術の当業者
には明らかであるように、ロジックブロック１５２ａす
なわち選択回路７は、読み出されるワードの完全なアド
レスＡＤＤを受信し、そのアドレスをラッチ１５４に存
在するアドレスと比較する比較回路要素を備えている。
比較されたアドレスが一致し、ガードビットＧＢがアク
ティブな状態であれば（すなわち、冗長が活性化してい
れば）、冗長活性信号ＮＥＤＣがアクティブ状態（例え
ば“０”）にセットされ、交換されるセルのアドレスＲ
ＤＣがマルチプレクサＭＵＸＲＥＤ６に送られる。

【００７４】図４および５を参照して上述したように、
ＵＰＲＯＭバンク５はパラレル構造もしくはマトリクス
構造ともにとることができる。

【００７５】これにより、冗長活性信号ＮＥＤＣがハイ
のときには、選択回路３００が、受信した６４個のＳＡ
ビットのうちの１つ（アドレスＲＤＣによって特定され
る）を冗長ビットと交換し、６４ビットの冗長されたデ
ータＤＡＴＡＣを出力する。冗長セルの読み出しは並列
して行われており、読み出されたビットＳＡが供給され
る前に信号ＮＥＤＣは存在しているので、アクセス遅延
は存在しない。

【００７６】同一のワード内で２つ目のビットを交換可
能とすることが望ましい場合には、図１１に示すよう
に、第２の冗長センスアンプと第２の選択回路とを付け
加えることも可能である。

【００７７】詳細には、第２の選択回路３０１は第１の
選択回路３００にカスケード接続されており、第１の選
択回路３００および第２の冗長センスアンプＳＡ＜Ｒ２
＞によって出力されたビットを受信する。さらに、第２
の選択回路３０１は自身の冗長活性信号ＮＥＤＣ２と交
換される第２のセルのアドレスＲＤＣ２とを受信する。

【００７８】この場合、第１の選択回路３００によって
行われる交換に加えて、第２の選択回路３０１が、第２
の冗長センスアンプＳＡ＜Ｒ２＞の出力を用いて、第１
の選択回路３００から受けたビットの内の１つを交換す
る第２の交換を実行可能となる。この場合においても、
アクセス遅延は起こらない。

【００７９】もちろん、冗長センスアンプと選択回路を
さらに設けることによって、回路の複雑さは増すことと
なるが、２ビットより多い数のビットを修正することが
可能である。２．２ 補助アレイセクタ 本解決法によれば、小さな補助セクタがメモリアレイ内
に存在し、その補助セクタのロウは、メモリのスタンダ
ードセクタ内の不適当なワードと交換される修正された
ワード全体を記憶するように設計されている。

【００８０】一例としては、補助セクタは、メモリアレ
イのセクタの数に比例した数のロウを有しており、補助
マトリクスの各ロウ（もしくはロウの各グループ）は、
厳密に自身のセクタに連結されている。この場合、メモ
リ構造は図１に示したものと同様であるが、（少なくと
も内部冗長に関する限り）冗長マルチプレクサ６が設け
られていないこと、および機能不全セルを１つ以上含ん
だロウが読み出される時に補助セクタに相当するロウが
自動的にアドレスされるように、ＵＰＲＯＭバンク５の
一部５ａの出力がメモリブロック１へ直接供給されてい
ることが異なっている。

【００８１】上述の解決法を図１２に模式的に示す。そ
の中で、メモリブロック１は、複数のスタンダードセク
タ１５を備えたスタンダード部３５０と、複数のロウ３
５３を備えた（図１の冗長部２を構成する）補助セクタ
３５２とからなるメモリアレイ１７０を備えている。

【００８２】ここでは、各スタンダードセクタ１５は厳
密に補助セクタ３５２のロウ３５３に連結されている。
ロウ３５３は、プログラミングもしくは消去動作に伴っ
てエラーが検出された時に、自身に連結しているスタン
ダードセクタ１５のロウの内の１つの内容を記憶する。

【００８３】この場合、図１のＵＰＲＯＭバンク５は、
補助セクタ３５２のロウ３５３の数と同数のＵＰＲＯＭ
１６０（従ってスタンダードセクタ１５と同数である）
を備えており、各ＵＰＲＯＭ１６０は、スタンダードセ
クタ１５の交換されたロウのアドレスと冗長が活性化し
たのかどうかに関する情報を記憶しているガードビット
とを記憶する。ここでは、ＵＰＲＯＭという語は、アド
レス情報とガードビットとを記憶するための、メモリ素
子とバイアスおよび読み出し回路のセットを示してい
る。また、ＵＰＲＯＭ１６０は、図４に示したパラレル
構造もしくは図５に示したマトリクス構造をとることが
可能である。

【００８４】この場合における補助セクタ３５２の消去
はロウによって行われなければならない。すなわち、ス
タンダードセクタ１５が消去される時には、それに連結
した補助セクタロウ３５２のロウ３５３も消去されなけ
ればならないのである。

【００８５】あるいは、スダンダードセクタ１５と補助
セクタ３５２のロウ３５３との厳密な連結を取らない場
合もある。その代わりに、ＵＰＲＯＭ１６０が補助セク
タのロウに厳密に連結される。この場合、ＵＰＲＯＭバ
ンク５の各ＵＰＲＯＭ１６０には、取り換えられるロウ
のアドレスとガードビットとが記憶されるだけでなく、
取り換えられるロウを含むスタンダードセクタ１５のア
ドレスも記憶される。

【００８６】この場合においても、補助セクタの消去は
単一ロウ処理に基づいて行われる。２．３ カラム／ロウ冗長 他の例としては、現在、ＥＷＳの間に活性化される冗長
に用いられているようなカラム冗長、すなわち、プログ
ラムステップにおける確認の最中に不適切なビットが検
出されたカラムが冗長用のカラム全体と取り換えられ
る、スタンダードタイプのカラム冗長を行うことが考え
られる。あるいは、ロウ冗長を用いることも可能であ
る。

【００８７】上述した解決法では、書き込み時間の延長
が起こるが、時間が重要な要素でない場合に用いること
が可能である。２．４ セクタ冗長 すでに指摘の通り、消去動作に関して図４から８を参照
して説明したのと同様に、セクタ冗長をプログラミング
の場合に用いることも可能である。

【００８８】ここで説明される方法と構造とによれば、
通常の最大数の消去／プログラムパルスが供給された後
にデータを正確に記録できない時に、消去動作もしくは
プログラミング動作後の通常の動作中にメモリの内部自
己修復を行うことが可能となる。よって、欠陥のメモリ
装置を調査して交換する必要がなくなる。結果として、
メモリの寿命が相当に増加されることになり、相当のコ
スト削減が可能となる。

【００８９】いずれにしても、ここで説明された自己修
復方法とその構造を工場内のＥＷＳ検査ステップに適用
し、そのフローを簡略化することができる。具体的に
は、メモリ装置はそれ自体がその機能性を確認するのに
用いられるさまざまなパターンを生成可能であり、さら
に自身による修正を行うことが可能となっている。ＥＷ
Ｓ中にこの手段を適用することは、例えば、通常の検査
が非常に高価であるか複雑である場合、すなわち画像を
記録するのに用いられる装置などにおいて有効である。
実際は、このような場合にはＥＷＳ検査はそんなに頻繁
には実行されないので、自己修復不能な欠陥装置と自己
修復可能で適切に機能する装置とを識別することはでき
ないのである。

【００９０】最後に、添付の請求項によって定義された
本発明の範囲において、ここで説明され図示された自己
修復法およびメモリ装置を種々変更し得ることは言うま
でもない。

【図面の簡単な説明】

【図１】プログラミングエラーもしくは消去エラーの場
合に自己修正処理を実行するメモリを示すブロック図で
ある。

【図２】カラム冗長を用いて実行される消去動作のフロ
ー図である。

【図３】ロウ冗長を用いて実行される消去動作のフロー
図である。

【図４】図１の一部を詳細に示すブロック図である。

【図５】他の実施の形態において、図４の一部を詳細に
示した図である。

【図６】図１の他の部分を詳細に示すブロック図であ
る。

【図７】図４に示した構造において使用可能な、図１の
一部を詳細に示すブロック図である。

【図８】図５に示した構造において使用可能な、図１の
一部を詳細に示すブロック図である。

【図９】単一の欠陥部分に関してカラム冗長を用いて実
行されるプログラミング動作を示すフロー図である。

【図１０】図１の一部を詳細に示すブロック図である。

【図１１】図１０に示した部分の変形例を示す図であ
る。

【図１２】図１のメモリの一部を示すブロック図であ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルド・ロザヴィオ イタリア国、24128 ベルガーモ、ヴィ ア・パルマ・イル・ヴェッキオ、16／Ｂ Ｆターム(参考） 5B025 AD04 AD05 AD13 AE09 5L106 AA10 CC09 CC16 CC17 CC32 DD25

Claims (37)

【特許請求の範囲】
1. 【請求項１】 複数のスタンダードセクタ（１５）と冗
   長部（２）とを備えたメモリアレイ（１７０）を含む不
   揮発性メモリ（２０）であって、前記スタンダードセク
   タ（１５）がメモリ線（１８１、１８２）に配置されそ
   れぞれデータを記憶する複数のメモリセルからなる不揮
   発性メモリ（２０）の自己修復方法であり、 プログラミングおよび消去から選択され、前記メモリセ
   ルのデータ変更動作（３１；１２３；２３１）を実行す
   る工程と、 前記メモリセルのデータの正確性を確認（ベリファイ）
   する工程とを備え、 前記確認工程（３２；１０１；２３２）により少なくと
   も一の機能不全セル（１４）を検出した場合には前記機
   能不全セルを冗長し（４６；１１２；２４６；２４
   ７）、前記冗長工程が前記冗長部（２）を活性化して冗
   長データを不揮発性メモリ素子に記憶する（１５０）こ
   とを含むことを特徴とする方法。
2. 【請求項２】 請求項１に記載の方法において、前記冗
   長データは前記機能不全セルのアドレスの一部と冗長活
   性フラグとを少なくとも含んでいることを特徴とする方
   法。
3. 【請求項３】 請求項１または２に記載の方法におい
   て、前記メモリセルのデータの正確性を確認する工程
   （３２；１０１；２３２）は、 不正確なデータを記憶するメモリセル（１４）もしくは
   メモリ線の数を特定する工程（３２；１０１；２３２）
   と、 前記不正確なデータを記憶するメモリセルもしくはメモ
   リ線の数が閾値より少ないか同数である場合に前記冗長
   工程を活性化する工程（４６；１１２；２４６；２４
   ７）とを備えることを特徴とする方法。
4. 【請求項４】 請求項２または３に記載の方法におい
   て、前記冗長工程（４６；１１２；２４６；２４７）の
   後に、冗長データの確認工程（４７；１１３；２４６）
   が行われることを特徴とする方法。
5. 【請求項５】 請求項４に記載の方法において、前記冗
   長データを確認する工程（４７；１１３；２４６）がエ
   ラーの存在を示す結果であった場合には、エラー信号
   （Ｆ）を発生する（４９；１１５；２５０）ことを特徴
   とする方法。
6. 【請求項６】 請求項１〜５のいずれか１項に記載の方
   法において、前記メモリセル（１４）はロウおよびカラ
   ムに配置しており、前記変更動作は消去動作（３１）で
   あり、前記正確性を確認する工程（３２）は前記消去動
   作の後に実行され、前記冗長データを記憶する工程は、
   前記機能不全セルを含んだメモリアレイ（１７０）の少
   なくとも一のカラム部のアドレスを記憶する（４６）こ
   とを含んでいることを特徴とする方法。
7. 【請求項７】 請求項１〜５のいずれか１項に記載の方
   法において、前記変更動作は消去動作（１２３）であ
   り、前記正確性を確認する工程（１０１）は前記消去動
   作の前に実行され、前記冗長データを記憶する工程は、
   前記機能不全セルを含んだ少なくとも１つのロウのアド
   レスを記憶する（１１２）ことを含んでいることを特徴
   とする方法。
8. 【請求項８】 請求項７に記載の方法において、前記デ
   ータの正確性を確認する工程（１０１）は、 スタンダードセクタ（１１２）の第１のロウで短絡検査
   （１０１）を実行する工程と、 前記短絡検査が肯定的な結果であった場合、前記冗長工
   程を実行する工程と、 前記短絡検査が否定的な結果であった場合、前記短絡検
   査が肯定的な結果となるか全ての冗長リソースを使い果
   たすまで、前記第１のロウに加えて前記第１のロウに近
   接した少なくとも１つのロウに対して前記短絡検査（１
   ０１）を繰り返す工程とを含むことを特徴とする方法。
9. 【請求項９】 請求項８に記載の方法において、前記繰
   り返しを行う工程は、前記第１のロウおよび追加された
   ロウを含むロウの、あらかじめ備えられたパケットに対
   し前記短絡検査（１０１）を実行することを含むことを
   特徴とする方法。
10. 【請求項１０】 請求項１〜５のいずれか１項に記載の
    方法において、前記変更動作はメモリワードを記憶して
    いる複数のメモリセル（１４）に対し実行されるプログ
    ラミング動作（２３１）であり、前記冗長工程は前記冗
    長部（２）に正確なデータを書き込む（２４７）ことを
    含むことを特徴とする方法。
11. 【請求項１１】 請求項１０に記載の方法において、前
    記冗長部（２）は少なくとも一の冗長線（３２０）を備
    えており、前記正確なデータを書き込む工程（２４７）
    は、前記冗長線の単一セル（１４）をプログラミングす
    る工程を含み、前記冗長データを記憶する工程（２４
    ６）は、前記不揮発性メモリ素子に機能不全セルのアド
    レスを書き込む工程を含むことを特徴とする方法。
12. 【請求項１２】 請求項１〜１１のいずれか１項に記載
    の方法において、前記変更動作（３１；１２３；２３
    １）はＥＷＳ検査工程の間に活性化することを特徴とす
    る方法。
13. 【請求項１３】 請求項１〜１１のいずれか１項に記載
    の方法において、前記変更動作（３１；１２３；２３
    １）は、前記不揮発性メモリ（２０）の内部における通
    常の使用中に活性化することを特徴とする方法。
14. 【請求項１４】 複数のスタンダードセクタ（１５）と
    冗長部（２）とを含むメモリアレイ（１７０）を備える
    メモリブロック（１）であって、前記スタンダードセク
    タ（１５）がメモリ線に配置されそれぞれベースデータ
    を記憶する複数のメモリセル（１４）からなり、前記冗
    長部（２）はそれぞれ冗長データを記憶した複数のメモ
    リセルからなるメモリブロックと、 前記メモリセルのデータを変更する変更手段（３；４；
    ３１；１２３；２３１）であって、プログラミングおよ
    び消去から選択された動作を実行する変更手段と、 前記メモリセルのデータの正確性確認回路（７）であっ
    て、前記変更手段によって作動され、少なくとも一の機
    能不全セルが検出された場合には不正データを発生する
    正確性確認回路とを備えた不揮発性メモリ装置（２０）
    において、 前記正確性確認回路（７）に接続された冗長活性化手段
    （４６；１１２；２００；２４６；２４７）であって、
    前記冗長部（２）を活性化し前記不正データ信号が存在
    する際には冗長データを冗長メモリステージ（５ｂ）に
    記憶する冗長活性化手段を備えることを特徴とする不揮
    発性メモリ装置（２０）。
15. 【請求項１５】 請求項１４に記載の装置において、前
    記冗長部（２）は複数のカラムもしくはロウまたは冗長
    セクタ（１８５ａ、１８５ｂ、３２０）を備えることを
    特徴とする装置。
16. 【請求項１６】 請求項１４または１５に記載の装置に
    おいて、前記スタンダードセクタ（１５）はセクタロウ
    （１８１）およびカラム（１８２）に配置され、前記冗
    長部（２）は少なくとも各セクタに１つ設けられた複数
    の冗長セクタ（１８５ａ、１８５ｂ）を備え、各冗長セ
    クタは、前記少なくとも１つの機能不全セルを含むスタ
    ンダードセクタ（１５）全体の内容を記憶するように構
    成されていることを特徴とする装置。
17. 【請求項１７】 請求項１６に記載の装置であって、そ
    れぞれセクタカラム（１８２）に連結された第１の冗長
    セクタ（１８５ａ）と第２の冗長セクタ（１８５ｂ）と
    を備えた装置において、前記メモリアレイ（１７０）は
    第１のハーフと第２のハーフとに分割され、前記メモリ
    ブロック（１）はさらに前記メモリアレイの第１のハー
    フと第２のハーフとの間に配置されたカラムデコーダ
    （１８３）を備え、前記各セクタカラム（１８１）の第
    １および第２の冗長セクタはそれぞれ前記第１のハーフ
    および第２のハーフの前記セクタカラムに沿って配置さ
    れていることを特徴とする装置。
18. 【請求項１８】 請求項１４または１５に記載の装置に
    おいて、前記冗長メモリステージ（５ｂ）は、それぞれ
    が前記機能不全セルのアドレス情報（ＡＤＤＳ）および
    活性化された冗長フラグ（ＧＢ）を記憶する複数のメモ
    リユニット（１６０）を備えていることを特徴とする装
    置。
19. 【請求項１９】 請求項１８に記載の装置において、前
    記メモリユニット（１６０）はＵＰＲＯＭであることを
    特徴とする装置。
20. 【請求項２０】 請求項１８または１９に記載の装置に
    おいて、前記メモリユニット（１６０）は並列に配置さ
    れており、各メモリユニット（１６０）は、共通制御端
    子を有する前記複数の不揮発性メモリ素子（１５０）
    と、前記複数の不揮発性メモリ素子（１５０）の出力端
    子に接続されたバイアスおよび読み出し／書き込みロジ
    ック回路（１５３）と、各不揮発性メモリ素子に対して
    それぞれ１つずつ設けられた複数の一時メモリ素子（１
    ５４）であって冗長情報を供給する冗長出力をそれぞれ
    が有している複数の一時メモリ素子（１５４）とを備え
    ていることを特徴とする装置。
21. 【請求項２１】 請求項２０に記載の装置であって、前
    記装置は、前記不揮発性メモリ素子（１５０）すべての
    制御端子に接続された単一の制御線（１５１）を備えて
    いることを特徴とする装置。
22. 【請求項２２】 請求項１６、２０、２１のいずれか１
    項に記載の装置において、前記アドレス情報（ＡＤＤ
    Ｓ）は前記機能不全セルを含んだセクタロウ（１８１）
    を示す冗長されたロウのアドレスであり、前記装置はさ
    らにセクタカラムアドレス（ＡＤＤ）を受信し冗長選択
    信号（ＹＭＣＡＭ）を発生する冗長デコーダ（２０２）
    と、前記冗長出力に接続された複数のデータ入力と前記
    冗長選択信号を受信する選択入力とを有する選択ステー
    ジ（２０３）であって、前記冗長選択信号に従って前記
    アドレス情報の１つを供給する出力を有する選択ステー
    ジ（２０３）と、セクタロウアドレス（ＡＤＤ）を受信
    し前記選択ステージ（２０３）の出力に接続された冗長
    活性化確認回路（２０５）を含むセクタロウデコーダ
    （２００）とを備えており、前記セクタロウデコーダ
    （２００）は、前記アドレス情報が前記セクタロウアド
    レスと異なっている場合もしくは前記活性化された冗長
    フラグが非活性値である場合にはセクタロウアドレス信
    号（ＬＸ）を発生し、前記アドレス情報が前記セクタロ
    ウアドレスと同一である場合および前記活性化された冗
    長フラグが活性値である場合には前記冗長セクタ（１８
    ５ａ、１８５ｂ）の活性信号（ＬＸＲＲ）を発生するこ
    とを特徴とする装置。
23. 【請求項２３】 請求項１８または１９に記載の装置で
    あって、前記メモリユニット（１６０）はマトリクス構
    造に配置されており、アレイを形成する複数の不揮発性
    メモリ素子（１５０）であって、複数の制御線（１５
    １）に接続された制御端子と複数のビット線（１５５）
    に接続された出力端子とを有する複数の不揮発性メモリ
    素子（１５０）を備えており、前記装置（２０）はさら
    に制御線アドレス信号（ＹＭＣＡＭ）を受信し前記制御
    線（１５１）を駆動させる駆動回路（１５６）と、前記
    ビット線に接続され前記アドレス情報を前記活性化され
    た冗長フラグに供給する出力を有する少なくとも１つの
    バイアスおよび読み出し／書き込みロジック回路（１５
    ２ａ）とを備えていることを特徴とする装置。
24. 【請求項２４】 請求項１６または２３に記載の装置に
    おいて、前記アドレス情報は、前記機能不全セルを含ん
    だセクタロウを示す冗長されたロウのアドレスであり、
    前記装置（２０）はさらにセクタカラムアドレスを受信
    し制御線アドレス信号（ＹＭＣＡＭ）を発生する冗長デ
    コーダ（２０２）と、セクタロウアドレス（ＡＤＤ）を
    受信し前記バイアスおよび読み出し／書き込みロジック
    回路（１５２ａ）の出力に接続された冗長活性化確認回
    路（２０５）を含んだセクタロウデコーダ（２００）と
    を備えており、前記セクタロウデコーダ（２００）は、
    前記アドレス情報が前記セクタロウアドレスと異なって
    いる場合もしくは前記活性化された冗長フラグが非活性
    値である場合にはセクタロウアドレス信号（ＬＸ）を発
    生し、前記アドレス情報が前記セクタロウアドレスと同
    一である場合および前記活性化された冗長フラグが活性
    値である場合には前記冗長セクタ（１８５ａ、１８５
    ｂ）の活性信号（ＬＸＲＲ）を発生することを特徴とす
    る装置。
25. 【請求項２５】 請求項１４、１５、１８〜２１のいず
    れか１項に記載の装置において、前記冗長データは少な
    くとも一の第１アドレス（ＮＥＤＣ）および一の第１活
    性信号（ＲＤＣ）を含んでおり、前記スタンダードセク
    タ（１５）はワードビット（ＳＡ＜６３：０＞）読み出
    し用の複数の読み出し装置に接続され、前記冗長部
    （２）は第１の冗長読み出し装置（ＳＡ＜Ｒ１＞）に接
    続された少なくとも一の第１冗長カラム（３２０）を備
    えており、さらに第１の選択回路（３００）は第１の入
    力と第１の出力とを有し、前記第１の入力は前記ワード
    ビット（ＳＡ＜６３：０＞）読み出し用の読み出し装置
    および前記第１の冗長読み出し装置（ＳＡ＜Ｒ１＞）に
    接続されており、前記第１の選択回路（３００）は前記
    第１のアドレスと前記第１の活性信号とを受信し、前記
    第１の活性信号が存在した場合および前記第１のアドレ
    スのコマンドに基づいて、１つを除く全てのワードビッ
    ト読み出し用の前記読み出し装置および前記第１の冗長
    読み出し装置に前記第１の出力を接続することを特徴と
    する装置。
26. 【請求項２６】 請求項２５に記載の装置において、前
    記冗長データは少なくとも一の第２アドレス（ＮＥＤＣ
    ２）と一の第２活性信号（ＲＤＣ）とを含んでおり、前
    記冗長部（２）はさらに第２の冗長読み出し装置（ＳＡ
    ＜Ｒ２＞）に接続された第２の冗長カラム（３２０）を
    備え、第２の選択回路（３０１）は第２の入力と第２の
    出力とを有し、前記第２の入力は前記第１の出力と前記
    第２の冗長読み出し装置（ＳＡ＜Ｒ２＞）とに接続さ
    れ、前記第２の選択回路は前記第２のアドレスと第２の
    活性信号とを受信し、前記第２の活性信号が存在した場
    合および前記第２アドレスのコマンドに基づいて、１つ
    を除く全ての前記第１の出力および前記第２の冗長読み
    出し装置に前記第２の出力を接続することを特徴とする
    装置。
27. 【請求項２７】 請求項１８〜２１のいずれか1項に記
    載の装置において、前記冗長部（２）は複数のロウ（３
    ５３）によって形成される補助セクタ（３５２）を備
    え、前記補助セクタの各ロウは前記メモリユニット（１
    ６０）のそれぞれ1つに連結されていることを特徴とす
    る装置。
28. 【請求項２８】 請求項２７に記載の装置において、前
    記補助セクタ（３５２）の各ロウ（３５３）は前もって
    設けられた前記スタンダードセクタ（１５）のそれぞれ
    1つに連結されており、各メモリユニット（１６０）に
    記憶されているアドレス情報は、前記補助セクタのそれ
    ぞれのロウに連結されたスタンダードセクタのロウを識
    別するロウアドレスを含んでいることを特徴とする装
    置。
29. 【請求項２９】 請求項２７に記載の装置において、前
    記アドレス情報のそれぞれがセクタアドレスとロウアド
    レスとを含んでおり、前記セクタアドレスは前記スタン
    ダードセクタ（１５）の中から1つを識別し、前記ロウ
    アドレスは前記スタンダードセクタから識別された1つ
    のセクタのロウの１つを識別することを特徴とする装
    置。
30. 【請求項３０】 メモリ線に配置され、各々がベースデ
    ータを記憶している複数のメモリセルからなる複数のメ
    モリセクタであって、セクタロウおよびカラムに配置さ
    れた複数のメモリセクタを含むメモリアレイと、 メモリセルのデータを確認する正確性確認回路であっ
    て、機能不全セルが検出された場合に不正データ信号を
    発生する正確性確認回路と、 各々が冗長データを記憶する複数のメモリセルからなる
    複数の冗長セクタを有する冗長メモリ部であって、各冗
    長セクタが機能不全セルを含んだメモリセクタ全体の内
    容を記憶するように構成された冗長メモリ部と、 機能不全セルを含んだメモリセクタと冗長セクタの交換
    セクタとをリンクする冗長情報を記憶する冗長メモリス
    テージとを備える不揮発性メモリ装置。
31. 【請求項３１】 請求項３０に記載の装置において、冗
    長メモリ部はそれぞれのセクタカラムに連結された第1
    の冗長セクタと第２の冗長セクタとを含み、メモリアレ
    イは第1のハーフと第２のハーフとに分割され、概装置
    はさらにメモリアレイの第1のハーフと第２のハーフと
    の間に配置されたカラムデコーダを備え、各セクタカラ
    ムの第１および第２の冗長セクタはそれぞれ第１のハー
    フおよび第２のハーフのセクタカラムに沿ってセットさ
    れていることを特徴とする装置。
32. 【請求項３２】 請求項３０に記載の装置であって、冗
    長メモリステージは、それぞれが機能不全セルのアドレ
    スと活性化された冗長フラグとを記憶する複数のメモリ
    ユニットを備えていることを特徴とする装置。
33. 【請求項３３】 請求項３２に記載の装置において、メ
    モリユニットは並列に配置されており、各メモリユニッ
    トは、 共通制御端子を有する複数の不揮発性メモリ素子と、 複数の不揮発性メモリ素子の出力端子に接続されたバイ
    アスおよび読み出し／書き込みロジック回路と、 各不揮発性メモリ素子に一つずつ設けられた複数の一時
    メモリ素子であって、それぞれが冗長情報を供給する冗
    長出力を有している一時メモリ素子とを備えていること
    を特徴とする装置。
34. 【請求項３４】 請求項３２に記載の装置において、冗
    長部は複数のロウによって形成された補助セクタであっ
    て、各ロウがそれぞれ１つのメモリユニットに連結され
    ている補助セクタを備えていることを特徴とする装置。
35. 【請求項３５】 請求項３０に記載の装置において、メ
    モリセクタはセクタロウおよびカラムに配置され、情報
    は機能不全セルを含んだセクタロウを示す冗長されたロ
    ウのアドレスであり、概装置はさらに、 セクタカラムアドレスを受信し冗長選択信号を発生する
    冗長デコーダと、 冗長出力に接続された複数のデータ入力と冗長選択信号
    を受信する選択入力とを有する選択ステージであって、
    冗長選択信号に従ってアドレスを供給する出力を有する
    選択ステージと、 セクタロウアドレスを受信し、選択ステージの出力に接
    続された冗長活性化確認回路を含んだセクタロウデコー
    ダであって、前記アドレスが前記セクタロウアドレスと
    異なっている場合もしくは活性化された冗長フラグが非
    活性値である場合にはセクタロウアドレス信号を発生
    し、前記アドレスが前記セクタロウアドレスと同一であ
    る場合および前記活性化された冗長フラグが活性値であ
    る場合には前記冗長セクタの活性信号を発生するセクタ
    ロウデコーダとを備えていることを特徴とする装置。
36. 【請求項３６】 請求項３０に記載の装置において、冗
    長情報は第１のアドレスと第１の活性信号とを含み、概
    装置はさらに、 メモリセクタに接続された、ワードビット読み出し用の
    複数の読み出し装置と、 冗長部の第１の冗長カラムに接続された第１の冗長読み
    出し装置と、 ワードビット読み出し用の読み出し装置および第１の冗
    長読み出し装置に接続された第１の入力と第１の出力と
    を有する第１の選択回路であって、前記第１のアドレス
    と前記第１の活性信号とを受信し、前記第１の活性信号
    が存在した場合および前記第１アドレスのコマンドに基
    づいて、１つを除く全ての前記ワードビット読み出し用
    の読み出し装置および前記第１の冗長読み出し装置に前
    記第１の出力を接続する第１の選択回路とを有している
    ことを特徴とする装置。
37. 【請求項３７】 請求項３６に記載の装置において、前
    記冗長情報は第２のアドレスと１つの第２活性信号とを
    含み、概装置はさらに、 冗長部の第２の冗長カラムに接続した第２の冗長読み出
    し装置と、 前記第１の出力と前記第２の冗長読み出し装置とに接続
    された第２の入力と第２の出力とを有する第２の選択回
    路であって、前記第２のアドレスと第２の活性信号とを
    受信し、前記第２の活性信号が存在した場合および前記
    第２のアドレスのコマンドに基づいて、１つを除く全て
    の前記第１の出力および前記第２の冗長読み出し装置に
    前記第２の出力を接続する前記第２の選択回路とを備え
    ることを特徴とする装置。