KR950009743A - 다른칩에 구제기능을 가진 반도체 메모리 시스템 - Google Patents

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Abstract

복수의 메모리칩을 포함하는 반도체 메모리 시스템에서는 메모리칩 사이에 예비 메모리 칩을 공유한다. 그러한 목적으로 예비메모리를 억세스 가능한 공통 용장회로와 외부단자가 반도체 메모리시스템에 부가되고, 반도체 메모리 시스템의 각 메모리에서 결함어드레스를 축억하기 위한 제1영역과 제1영역과 같은 구조를 가지는 대상의 시스템의 결함어드레스를 기억하기 위한 제2영역이 용장회로에 설치된다. 이와함께 반도체 메모리 시스템의 정규메모리의 결함이 자기 시스템의 예비메모리로 구제될 수 없을 때 조차도, 구제가 같은 구조를 가지는 다른 시스템에서 가능하게 된다. 따라서, 반도체 메모리 시스템과 수율이 증대되고, 신뢰성 또한 확대된다.

Description

다른칩에 구제기능을 가진 반도체 메모리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 반도체 메모리장치를 나타내는 블럭도.
제3도는 제1도를 설명하기 위한 결함 어드레스와 후레그 비트의 예를 나타내는 도면.
제5도는 메모리 모듈에 용융된 본 발명의 제2실시예를 설명하기 위한 블럭도.

Claims (30)

  1. 정보를 기억하기 위한 정규메모리와 상기 정규메모리 내의 메모리셀을 선택하기 위한 정규디코더를 포함하는 정규 메모리블럭과, 상기 정규메모리의 구제에 이용되는 예비메모리와 예비메모리 내의 메모리셀을 선택하기 위한 예비디코더르 되는 예비메모리블럭과, 상기 반도체 메모리시스템과 결함 어드레스를 기억하기 위한 부분과 상기 반도체 메모리 시스템의 상대측 상에 반도체 메모리 시스템의 결함 어드레스를 기억하기 위한 부분을 가지는 프로그램/비교부를 구비하고, 상기 프로그램/비교부는 상기 반도체메모리에 인가한 어드레스를 상기 프로그램/비교부내에 기억된 결함어드레스와 비교하여, 상기 인가된 어드레스와 상기 결함어드레스가 일치할때 상기 예비디코더를 활성화하하는 반도체 메모리시스템.
  2. 제1항에 있어서, 복수의 상기 정규메모리블럭과, 복수의 상기 예비메모리블럭 및 복수의 상기 프로그램/비교부를 더 포함하는 반도체 메모리 시스템.
  3. 제1 및 제2반도체 메모리칩을 구비하고, 상기 제1및 제2반도체 메모리칩은 : 정보를 축적하기 위한 정규메모리와 소정의 메모리셀을 선택하기 위한 정규디코더를 포함하는 정규메모리블럭과, 상기 정규메모리의 구제에 이용되는 예비메모리와, 예비메모리내의 메모리셀을 선택하기 위한 예비디코더를 포함하는 예비 메모리블럭과, 그 자신의 예비메모리와, 상기 제1 및 제2반도체 메모리칩 중 하나의 결함을 구제하기 위한 결함어드레스를 기억하기 위한 부분과, 상기 제1및 제2반도체 메모리중 다른측인 상대의 예비메모리로 상기 제1 및 제2반도체 메모리칩중 하나의 결함을 구제하기 위한 결함어드레스를 기억하기 위한 부분을 가지는 프로그램/비교부를 구비하고, 상기 프로그램/비교부는 상기 기억된 결함어드레스와 상기 메모리시스템에 인가된 어드레스를 비교하여 상기 어드레스 신호가 상기 결함어드레스와 일치할 때 상기 예비디코더를 활성화하는 반도체 메모리 시스템.
  4. 제3항에 있어서, 상기 제1반도체 메모리칩의 결함비트가 그자신 구제될 수 없을 때 상기 제2반도체 메모리로 상기 결함비트를 할당하는 공통용장회로를 더 구비하는 반도체 메모리 시스템.
  5. 제4항에 있어서, 제1반도체 메모리칩과 제2반도체 메모리칩의 각각은 상기 공통 용장회로의 프로그램/비교부에 기억된 결합어드레스와 상기 메모리시스템에 인가되는 어드레스 사이가 일치하는 비교결과에 의거해서 상기 공통용장회로에 의해 선택되는 반도체 메모리 시스템.
  6. 제4항에 있어서, 상기 공통용장회로의 제1반도체 메모리칩과 제2반도체 메모리칩은 상기 공통용장회로의 프로그램/비교부 내에 기억된 결함어드레스에 부가되고 적어도 하나의 비트를 포함하는 후레그정보에 의해 선택되는 반도체 메모리 시스템.
  7. 제5항에 있어서, 제1반도체 메모리칩의 주메모리블럭과, 제1반도체 메모리칩의 예비메모리블럭과, 제2반도체 메모리칩이 예비 메모리블럭은 상기 용장선택회로의 프로그램/비교부에 기억된 상기 후레그 정보에 의해 활성되거나 또는 비활성화되는 반도체 메모리 시스템.
  8. 제6항에 있어서, 제1반도체 메모리칩의 주메모리 블럭과, 제1반도체 메모리칩의 예비 메모리블럭과, 제2반도체 메모리칩의 예비 메모리블럭은 상기 용장서택회로의 프로그램/비교부에 기억된 상기 후레그 정보에 의해 활성화되거나 또는 비활성화되는 반도체 메모리 시스템.
  9. 제5항에 있어서, 상기 공통용장회로 내의 용장선택회로에 접속되는 적어도 하나의 외부단자를 더 구비하는 반도체 메모리 시스템.
  10. 제6항에 있어서, 상기 공통용장회로 내의 용장선택회로에 접속되는 적어도 하나의 외부단자를 더 구비하는 반도체 메모리 시스템.
  11. 제9항에 있어서, 상기 외부단자는 본딩용 패드인 반도체 메모리 시스템.
  12. 제9항에 있어서, 상기 반도체 메모리 시스템의 예비메모리블럭은 상기 용장선택회로와 외부단자에 서로 접속하는 공통 내부 예비선의 입출력 논리레벨에 의해 활성화되거나 또는 비활성화되는 반도체 메모리 시스템.
  13. 제9항에 있어서, 구제 대상인 제2반도체 메모리칩의 프로그램/비교부에서, 제2반도체 메모리칩의 예비메모리블럭은, 상기 제1반도체 메모리칩의 결함 어드레스가 상기 메모리 시스템에 인가된 어드레스에 일치하고 또 외부단자를 통해서 공통내부 예비선의 논리레벨이 활성화될 때, 활성화되는 반도체 메모리 시스템.
  14. 제7항에 있어서, 제1반도체 메모리칩의 용장선택회로에서 제2반도체 메모리칩의 예비선을 활성화하는 상기 후레그 정보가 상기 제1반도체 메모리에 입력되는 어드레스에 응답하여 소정의 값을 지시할때, 제2반도체 메모리칩은 상기 후레그 정보를 수신하고 제2반도체 메모리내의 상기 기억된 어드레스와 상기 입력된 어드레스 사이의 비교결과에 의거해서 상기 제2반도체 메모리의 활성화에 응답하여 제2반도체 메모리의 예비선을 억세스하는 반도체 메모리 시스템.
  15. 제13항에 있어서, 예비선을 활성화하기 위한 소정값에서의 신호가 제2반도체 메모리칩에 의해 구제될 수 있는 제1반도체 메모리칩에서 입력될때, 제2반도체 메모리칩의 예비메모리블럭이 활성화되고, 정규 메모리블럭과 제1반도체 메모리칩의 예비메모리블럭은 비활성화되는 반도체 메모리 시스템.
  16. 제15항에 있어서, 제2반도체 메모리칩의 예비메모리블럭의 예비선을 활성화하는 신호가 제1반도체 메모리 칩의 칩선택신호에 의거해서 제1반도체 메모리칩에 의해 생성되는 반도체 메모리 시스템.
  17. 제3항에 있어서, 상기 제1반도체 메모리칩과 상기 제2반도체 메모리칩의 공통용장회로를 동시에 활성화하여, 제1반도체 메모리칩 또는 제2반도체 메모리칩이 외부입력 어드레스와 후레그 정보와 상기 양쪽의 공통용장회로의 프로그램/비교부 내의 프로그램된 결함 어드레스 사이가 일치하는 비교 결과에 의해 선택되는 반도체 메모리 시스템.
  18. 제17항에 있어서, 제1및 제2반도체 메모리칩을 활성화하기 위한 신호는 칩선택 신호인 반도체 메모리 시스템.
  19. 제1항에 있어서, 결함 어드레스를 기억하기 위한 프로그램 소자와 상기 프로그램/비교부에 사용된 후레그 비트는 전기적으로 소거 및 기록가능한 비휘발성 메모리셀인 반도체 메모리 시스템.
  20. 제3항에 있어서, 결함 어드레스를 기억하기 위한 프로그램 소자와 상기 프로그램/비교부에서 사용된 후레그 비트는 전기적으로 소거 및 기록가능한 비휘발성 메모리셀인 반도체 메모리 시스템.
  21. 제19항에 있어서, 상기 프로그램소자는 복수의 기억 데이터를 일괄소거할 수 있는 후래쉬형 메모리셀인 반도체 메모리 시스템.
  22. 제1항에 있어서, 상기 반도체 메모리는 그 자신 메모리셀을 회복 및 테스팅하는 기능을 가지는 메모리이고, 테스트결과에 의거해서 소정의 반도체 메모리의 결함구제를 실행하기 위한 셀프테스트 회로에 정정기능을 가지는 반도체 메모리 시스템.
  23. 제3항에 있어서, 상기 반도체 메모리는 그 자신 메모리셀을 회복 및 테스팅하는 기능을 가지는 메모리이고, 테스트결과에 의거해서 소정의 반도체 메모리의 결함구제를 실행하기 위한 셀프테스트 회로에 정정기능을 가지는 반도체 메모리 시스템.
  24. 제22항에 있어서, 복수의 상기 반도체칩이 배열된 반도체 메모리 시스템에서, 전체의 메모리 각각을 제1반도체 칩으로서 셀프테스트에 의해 정정한 후 상기 제1반도체 메모리칩에 대한 제2반도체 칩의 예비메모리블럭을 활성화시켜서 각 제1반도체 메모리칩의 구제에 부족한 예비선을 제2반도체 칩의 예비메모리블럭으로 순차 할당시키는 기능을 가진 메모리 칩간의 구제를 행하기 위한 셀프테스트회로의 정정기능을 상기 반도체 메모리 각각이 포함되도록 반도체 메모리 시스템.
  25. 제24항에 있어서, 상기 반도체 메모리 시스템은 각 반도체 메모리의 메모리셀을 테스트하고 결함을 회복하는 적어도 하나의 기능을 반도체 메모리 시스템.
  26. 제25항에 있어서, 상기 반도체 메모리 시스템은, 메모리 시스템이 짜맞추어진 후 결함 어드레의 데이터와 제1반도체 메모리칩의 후레그 정보를 기억함과 동시에 시스템의 입출력 단자에서 데이터를 출력하고 상기 결함 어드레스와 상기 후레그정부에 의거해서 제1메모리칩의 상호구제에 해당하는 제2반도체 메모리칩 내에 같은 데이터의 결함어드레스 후레그 정보를 기록하는 반도체 메모리 시스템.
  27. 제9항에 있어서, 복수의 상기 반도체 메모리를 포함하는 반도체 메모리 시스템에서, 상기 외부단자 중 하나와 구제받는 반도체 메모리의 해당외부단자는 결함어드레스를 상호 구제하도록 서로 접속되는 반도체 메모리 시스템.
  28. 제1항에 있어서, 상기 제1반도체 메모리칩의 입력단자, 출력단자 또는 입출력단자 및 구제받는 상기 제2반도체 메모리칩의 유사단자는 공통으로 접속되는 반도체 메모리 시스템.
  29. 제3항에 있어서, 상기 제1반도체 메모리칩의 입력단자, 출력단자 또는 입출력단자 및 구제받는 상기 제2반도체 메모리칩의 유사단자는 공통으로 접속되는 반도체 메모리 시스템.
  30. 제9항에 있어서, 결함 어드레스의 상호 구제용 상기 외부단자는 상기 반도체 메모리의 정규단자를 공통으로 가지는 반도체 메모리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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