KR100325271B1

KR100325271B1 - 다른칩에구제기능을가진반도체메모리시스템

Info

Publication number: KR100325271B1
Application number: KR1019940023011A
Authority: KR
Inventors: 사사키토시오; 타나카토시히로
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1993-09-16
Filing date: 1994-09-13
Publication date: 2002-06-22
Also published as: KR950009743A; JP3301047B2; JPH0785691A; US5469390A

Abstract

복수의 메모리칩을 포함하는 반도체 메모리 시스템에서는 메모리칩 사이에 예비 메모리칩을 공유한다. 그러한 목적으로 예비메모리를 억세스 가능한 공통 용장회로와 외부단자가 반도체 메모리시스템에 부가되고, 반도체 메모리 시스템의 각 메모리에서 결함어드레스를 축억하기 위한 제1영역과 제1영역과 같은 구조를 가지는 대상의 시스템의 결함어드레스를 기억하기 위한 제2영역이 용장회로에 설치된다. 이와 함께, 반도체 메모리 시스템의 정규메모리의 결함이 자기 시스템의 예비메모리로 구제될 수 없을 때 조차도, 구제가 같은 구조를 가지는 다른 시스템에서 가능하게 된다. 따라서, 반도체 메모리 시스템과 수율이 증대되고, 신뢰성 또한 확대된다.

Description

다른칩에 구제기능을 가진 반도체 메모리 시스템

본 발명은 반도체 메모리시스템의 용장 구성에 관한, 특히 복수의 칩을 사용하는 AV 컴퓨터 같은 메모리 시스템에 적합한 반도체 메모리 시스템에 관한 것이다.

우선, 본 발명의 기본 기능을 이해하기 위하여 종래기술의 반도체 메모리시스템에 대해서 설명한다. 제2도에 나타난 일본특허공개 JP-A-1-269299호에 개시된 종래의 반도체 메모리시스템은 용장회로를 포함한다.

즉, 그 메모리장치는 정규 메모리 이외에 예비 메모리칩과 정규 메모리의 결함 위치에 전달된 어드레스신호와 I/O신호를 예비 메모리에 전달하는 제어회로를 포함한다. 이 기술로써, 결함비트를 포함하는 메모리칩 까지도 메모리 모듈의 요소로서 사용할 수 있다.

메모리 보드, 메도리 모듈 메모리카드 등의 면적은 일반적으로 적다. 따라서 결함비트를 구제하기 위하여 부가된 예비 메모리칩과 제어회로를 포함하는 JP-A-1-269299호에 개시된 반도체 메모리 시스템은 예비메모리를 가지지 않는 장치와 비교해서 탑재가능한 메모리 칩의 수가 작다. 또한, 첨가된 요소의 수가 예비 메모리칩을 갖지 않는 반도체 메모리 시스템 수보다 많기 때문에 제조비용이 높다.

한편, 종래 단일 반도체 메모리칩의 수율을 상승시키기 위해서, 칩내에 온칩 용장회로라고 불리는 용장회로를 제공하는 방법이 사용되어 왔다. 그러나, 온칩용장회로에 의한 구제효과는 반도체 메모리의 고집적, 대용량화됨에 따라 저하하는 경향이 있다. 또한 용장선수를 증가시키면 예비메모리와 예비디코더를 포함하는 용장회로의 규모가 커진다. 그리므로, 칩면적이 증가한다. 반도체 메모리 시스템의 수율은 칩면적, 결함밀도 등에 좌우된다. 그러므로, 용장선수를 최대수율 또는 그 이상을 얻을 수 있는 용장선수로 증가시키던 수율이 저하하는 경향이 있다.

본 발명의 목적은 상기 전술한 종래기술에서 문제로 되는 용장 회로의 점유면적의 증가와 고장의 증가를 방지하면서 고수율의 반도체 메모리시스템을 제공하는 것이다.

본 발명의 일설시에(제1도)에 의하면 상기 전술한 목적은 아래와 같이 달성된다.

본 발명의 일실시예(제1도)는 반도체 메모리 시스템(2)을 도시한 것이며, 상기 반도체 메모리 시스템(2)은,

정규 메모리 블럭(36);

예비 메모리 블럭(37);

결함 어드레스의 프로그램부와 프로그램 비교부에 프로그램된 결함 어드레스와 외부 어드레스를 비교하는 일치 검출기부로 구성된 프로그램/비교부(16)와,

이 반도체 메모리시스템(2)을 구성하는 제1 반도체 메모리의 정규 메모리블럭(360)의 결함 비트를 구제하는 반도체 메모리 시스템(2)을 형성하는 제2 외부(즉, 다른 상대측) 반도체 메도리의 예비 메도리(37) 또는 제1 반도체 메모리 자체의 내부 예비 메모리(37) 중 하나를 결정하는 용장 선택회로(31)를 구비하며,

상기 프로그램/비교부(16)는

내부 예비메모리 즉, 제1 반도체 메모리의 예비메모리가 되는 지의 여부를 결정하는 플래그 비트(82a)와,

구제상대, 즉 제2반도체 메모리의 예비메모리를 공유함으로써 활성화시키기 위한 플래그 비트(82b)를 구비하는 것을 특징으로 한다.

또한, 본 발명의 실시예(제1도)에서는 제1반도체 메모리의 플래그 비트(82b)의 출력(82)이 용장선택회로(31)로 입력되며, 외부단자(18)에서 출력되며, 또 외부단자(18)는 제2반도체 메모리(2)의 외부단자(18)와 접속되는 것을 나타낸다.

한편, 본 발명의 다른 실시예(제10도)어서는 구제의 상대인 제2 반도체 메모리(2")에 공통으로 접속된 제1 반도체 메모리의 외부단자(18')에서 외부칩 선택신호(23)에 의해 생성된 상대칩 활성화신호(23')가 출력되며 제1반도체 메모리의 정규 메모리 블럭과 예비 메모리블럭이 활성화되고 제2 반도체 메모리의 예비메모리 또한 활성화되는 경우에서의 구성을 나타낸다.

본 발명의 반도체 메모리 시스템에서, 이 장치가 사용을 위하여 시스템에서 채용되는 경우를 고려한다면, 정규 메모리와 예비 메도리를 몇 개의 그룹으로 분할하고 메모리 장치 작동시에 필요 최소한의 그룹을 활성화하며, 이로써 저 소비전력성능이 실현된다.

또한, 오픈 단자 또는 IC패키지의 통상적으로 사용되지 않는 단자가 외부단자호서 사용된다. 또한, 다른 칩으로의 구제를 고려한 메모리 시스템을 위한 특수 IC패키지의 단자를 또한 사용될 수 있다. 또한, 이 단자는 베이스칩 부착시에 사용되며 정식의 외부사양핀과 접속되지 않는 구제패드 또는 단자일 수 있다. 또한, 다른 목적으로 사용하기 위한 단자와 그 외부단자가 공통으로 제조될 수 있다. 예를들면, 입력 또는 출력을 통상과 다른 레벨를 나타내도록 제조될 수 있다. 한편, 다른 칩으로의 구제에 사용되지 않는 메모리 또한 그 외부단자를 Vcc 혹은 Vss에 접속하고 패키지 외부에 나타내지 않도록 배열될 수 있다.

따라서, 본 발명의 용장회로수단을 반도체 메모리장치에 조립하는 것에 의해 실장면적을 최소로 제어하면서 반도체 메모리시스템의 수율을 향상시킬 수 있다.

본 발명의 바람직한 실시예(제1도)에 따라, 모든 예비 메모리 공간이 제3도에 도시된 바와 같이 A,B,C 및 D에 의하여 사용되어도, 제1 반도체 메모리에 의하여 구제된 수 없는 결함 어드레스(Q, R)는 다른 반도체 메모리(2)에 의하여 구제된다. 그러므로, 전체 시스템을 비결함 유닛으로 만들수 있다. 이것은 모든 반도체 메모리 시스템의 정규 메모리 블럭의 결함 총량이 또든 예비 메모리 블럭의 정상 예비선의 총량과 동일하거나 그 이하인 경우에 결함메모리가가 구제될 수 있다는 것을 의미한다.

한편, 본 발명의 다른 실시예(제10도)에서는 제1반도체 메모리의 활성화와제2 반도체 메모리의 예비 메모리블럭의 활성화가 거의 동시에 이뤄진다. 그러므로 제2 반도체 메모리의 예비메모리는 외부호부터의 억세스에 대해서 고속으로 응답할 수 있다.

또한, 제1도의 실시예에 의하면, 플래그 비트(82a,82b)는 제1 반도체 메모리의 정규 메모리 블럭 또는 예비 메모리 블럭 또는 제2 반도체 메모리의 예비 메모리 블럭중 하나를 활성화시킨다. 이로써, 시스템의 소비전류가 감소될 수 있다. 또한, 제10도에 도시된 다른 실시예에 따라, 제1 반도체 메모리 칩 선택신호와 제2 반도체 메모리의 상대 칩 활성화 신호가 일정시간 활성화되며, 그 후 플래그 비트(82a,82b)가 제1반도체 메모리의 정규 메모리 블럭 또는 예비 메모리 블럭 또는 제2 반도체 메모리의 예비 메모리 블럭중 하나를 선택적으로 활성시킨다. 이 경우에서도, 메모리 시스템의 소비전류 또한 동일한 방법으로 감소된다.

본 발명의 그 외의 목적 및 신규한 특징은 이하에 상술하는 실시예에서 명백해 질 것이다.

본 발명의 실시예는 도면을 참조로 하여 다음에 상세하게 설명한다.

제1도는 본 발명의 반도체 메모리 시스템을 나타내는 블럭도이다.

제1도에서, 참조번호 2는 정보를 기억하는 반도체 메모리를 나타내며, 참조번호 36은 복수의 메모리셀로 구성되며, 메모리셀을 선택하기 위한 정규 디코더를 포함하는 정규 메모리 블럭을 나타내며, 참조번호 37은 복수의 메모리셀로 구성되며, 예비 디코더를 포함하며, 정규 메모리의 예비 메모리로서 사용되는 예비 메모리 블럭을 나타내며, 참조번호 16은 예비 메도리 블럭(37)의 예비선을 선택하기 위하여 결함어드레스를 기억하여 외부 어드레스와의 일치를 검출하는 프로그램/비교부를 나타내며, 참조번호 31은 정규메모리블럭(36)과 예비메모리블릭(37)의 활성화를 제어하여, 반도체 메모리(2)의 내부 예비 메모리인지 또는 외부 메모리인지를 선택하고 결정하는 용장 선택회로를 나타내며, 참조번호 10은 프로그램/비교부(16)와 용장선택회호(31)로 구성되는 공통 용장회로를 나타낸다. 또한, 참조번호 26은 프로그램/비교부(16)에서 출력되는 예비 메모리 선택신호를 나타낸다.

참조번호 80a는 자신의 반도체 메모리 시스템이 제1 반도체 메모리로 가정한 때, 제1반도체 메모리의 예비 메모리 선택신호(26)를 발생하기 위하여 외부에서 프로그램된 자신의 결함 어드레스치를 나타낸다.

또한, 참조번호 80b는 제1반도체 메모리의 구제상대로 되는 제2반도체 메모리의 예비 메모리선택신호(26)를 발생하고, 활성화시키기 위한, 외부에서 프로그램된 상대의 결함 어드레스치를 나타낸다.

한편, 참조번호 82a는 제1반도체 메모리의 예비메모리를 공유함으로써 활성화시키는 플래그 비트를 나타내며, 참조번호 82b는 제1반도체 메모리의 구제상대로 되는 제2반도체 메모리의 예비 메모리를 공유함으로써 활성화시키는 플래그 비트를 나타낸다. 또한, 참조번호 21은 기록/판독을 제어하고 데이터 등의 입/출력을 제어하는 메모리 제어신호를 나타내며, 참조번호 23은 칩 선택신호를, 참조번호 50은 적어도 하나의 선으로 구성되는 공통내부 예비선을 참조번호 18은 외부단자 또는 칩의 본명패드를, 참조번호 22는 외부 어드레스를, 참조번호 28은 플래그 비트(82a,82b)에 기초한 정규 메모리 블럭(36)을 활성화시키는 정규 메모리 활성화선을, 참조번호 82는 플래그 비트(82b)의 출력선을 참조번호 34는 외부 입/출력선을 각각 나타낸다.

여기에서, 공통 용장회로(10)는 이하 설명되는 회로 또는 활성화선에 의하여 작동한다. 공통용장회로(10)는 예비선과 신호들의 선택신호(26)를 정규 메모리블럭(36) 및 예비 메모리 블럭(37)의 각각의 활성화선(28,27)으로 출력하고, 예비 메모리 블럭(37)이 활성화되었을 때 정규 메모리블럭(36)이 비활성화되도록 제어된다. 한편, 프로그램 비교부(16)는 결함어드레스치(80a, 80b)에 부가하여, 적어도 1비트호 구성되는 플래그 비트(82a, 82b)가 각각 부가된다.

제3도에 결함 어드레스와 플래그의 예를 도시한 것이다. 제1도와 동일부분에는 동일 참조번호를 붙이고, 다른 부분의 참조번호를 설명한다. 본 실시예에서는 동작을 설명하기 위하여 편의상, M1은 제1반도체 메모리를, 유사하게 M2는 제2반도체 메모리를 나타낸다. 또한, 참조번호 16a는 M1 및 M2에서 자신의 제1반도체 메모리(M1)의 예비메모리 공간을 나타내며 주로 자신의 결함 어드레스치 및 플래그 비트를 기억하는 영역으로 구성되며, 참조번호 16b는 M1 및 M2에서 상대의 제2반도체 메모리(M2)의 예비 메모리 공간을 나타내며, 주로 상대의 결함 어드레스치 및 플래그 비트를 기억하는 영역으로 구성된다. 한편, A∼F는 "0" 및 "1"의 2진값으로 나타내는 결함 어드레스치를, X는 "don't care"를 나타내어, "0" 또는 "1"중 하나일 수 있다. 이 플래그 비트(82a,82b)는 외부 어드레스와 프로그램된 결함 어드레스와의 일치 비교 결과를 기초로 생성되던가, 미리 결한 어드레스가 일치 비교결과를 기초로 플래그 내용을 출력하도록 기억될 때 프로그램될 수 있다. 또한, 플래그 비트(82b)는 플래그가 1비트인 경우, M1의 상대의 예비메모리공간(16b)의 영역에서 실행된 일치 비교된 결과가 이용되도록 하는 구성일 수 도 있다.

다음 제1도와 제3도를 참조로 하며 본 실시예의 동작을 간단하게 설명한다. 우선, 프로그램/비교부(16)에서 결함 어드레스치와 플래그 비트의 관계는, 예를들면 제3도에 나타난 바와 같이, A∼D는 제1반도체 메모리(M1)의 자신의 예비 메모리공간(16b)에서 "1"을 나타내며, Q 및 R은 제1 반도체 메모리(M1)에서 제2 반도체 메모리(M2)의 예비 메모리 공간(16b)에서 "1" 또는 don't care값 (X)에 대해서는 "0"이다. 전자 A∼D의 참조번호 82a의 "1"은 제1반도체 메모리(M1)의 정규 메모리의 결함 비트를 제1 반도체 메모리(M1)의 예비메모리로 구제하는(자기구제) 플래그를 도시한 것이며, 후자 Q 및 R의 참조번호 82b의 "1"는 M2에서 보아서 M1의 정규 메모리의 결함 비트를 M2의 예비 메모리로 구제하는(상대구제) 플래그를 도시한다. 또한, 참조번호 82a, 82b의 "0"은 M1또는 M2의 예비메모리공간에서 구제동작이 활성화하지 않는 것을 나타낸다. 즉, 제1의 반도체 메모리(M1)의 자기 메모리의 예비메모리공간(16a)의 플래그(82a)가 "1"을 나타내는 경우, M1의 외부단자(18)는 비활성상태이고, M1의 예비 메모리는 선택적으로 활성화된다. 또한, 제1반도체 메모리(M1)에서 제2반도체 메모리(M2)의 예비 메모리공간(16b)의 플래그(82b)가 "1"을 나타내는 경우 외부단자(18)는 고레벨의 활성상태로 되며, 제2 반도체 메모리(M2)의 예비 메모리는 선택적으로 활성화된다. 또한, 외부단자(18)가 고레벨에서는 제1반도체 메모리(M1)의 정규메모리블럭(36)과 예비 메모리블럭(37)은 비활성화되며 또한 제2 반도체 메모리(M2)의 외부단자(18)가 고레벨로 된다. 따라서, M2의예비 메모리에 관한 회로가 선택적으로 활성화된다. 또한, 제1반도체 메모리(M1)의 예비 메모리공간의 플래그(82a)가 "0"을 나타낼 때 정규메모리블럭(36)이 선택되도록 동작한다. 이 플래그비트(82a,82b)는 또한 제1반도체 메모리(M1) 또는 제2반도체 메모리(M2)의 파워 세이빙으로 활용된다.

이와 같은 구성에 의해, 제2반도체 메모리(M2)에서는 결함 어드레스치(E.F)가 내부 예비 메모리로 구제되며, 제1반도체 메모리(M1)의 결함 어드레스치(Q,R)를 프로그램 가능하게 된다. 이 결과, M1의 결함선(A,B.C,D,Q,R)의 6개선과 M2의 결함선(E.F)의 2개선은 각각 구제되며, 이것은 단지 4개선의 예비선을 가지는 반도체 메모리 시스템(2)은 1소자에 의하여 비결점 유닛으로 제조가능한 것을 의미한다. 즉, 시스템은 전부 정규 메모리블럭(36)의 모든 결함선의 양은 예비 메모리블럭(37)의 모든 정규 예비선량과 같거나 그 이하인 경우에 구제될 수 있다.

이상은 제1반도체 메모리(M1)와 제2반도체 메모리(M2)의 두 칩을 한 그룹으로서 설명했으나 복수의 칩으르 구성되는 시스템에서는 M1에서 보아서 복수 M2의 각 칩을 구별하는 칩활성 신호가 필요하다. 예를들면 4칩에서는 플래그비트(82b)의 2비트를 설치하여, 논리출력으로 2단자를 반도체 메모리 시스템에 첨가하며, 16칩에서는 플래그 비트(82b)의 4비트를 제공하며, 유사한 방식으로 4단자를 반도체 메모리 장치에 부가하는 것은 충분하다. 이 경우 플래그비트(82b)는 미리 프로그램에 의하여 기억되며, 일치 비교결과를 기초로 하여 활성화되어, 그룹 내에서 상대의 메모리를 지정할 수 있도록, 예를들면 칩에 어드레스를 레이아웃하도록 구성하는 것은 충분하다. 그 결과, 결함 어드레스의 프로그램부에 플래그비트(82a,82b)륵 추가함으로써 제1반도체 메모리(M1)와 제2반도체 메모리(M2), 즉 자신과 상대의 반도체 메모리 시스템의 예비선을 서로 이용할 수 있으므로 복수의 메모리 시스템간에 걸쳐서 연장하는 다른 칩으로의 구제가 가능하게 된다.

또한, 상기 전술한 구제에서는 시스템의 완전한 비결점 유닛을 획득하는 것을 지향하고 있으나, 비트 결함이 부분적으로 존재할 때는 전반적으로 문제가 없는 장치(A/V 미디아 같은) 또한 존재한다. 이 경우에서 결함을 포함할 수 있는 이들 비트는 남아있는 비트가 완전하게 구제된 수 있도록 결함 비트의 상태에서 남겨진다. 또한, 플래쉬 메모리셀 같은 전기적으로 삭제 및 기록 가능한 소자가 프로그램 소자로서 사용될 때, DRAM셀과 동등의 점유면적으로 결함 어드레스의 기억영역(80a,80b)과 플래그 비트(82a,82b)의 프로그램 영역을 실현할 수 있다. 이 경우에서 고전압인가 같은 기록제어회로가 프로그램 소자용으로 제공되며, 예를들면 불휘발성 메모리에는 반도체 메모리 시스템의 커멘드 명령 시스템에 의하여 제어되거나, 기록 고전압 인가를 위해 설치된 본딩패드 또는 직접적으로 외부핀을 통하여 기록될 수 있다. 또한 구제제어용으로 패드 등을 부가할 수 있다. 부가하여 유닛이 종래 온칩용장과 같이 자신의 구제용으로만 활용되는 경우는 예컨대 프로그램되지 않는 초기상태 또는 프로그래밍에 의해 외부단자(18)가 "0"을 나타내도록 제어되며, 예비 메모리블럭 및 정규 메모리블럭은 자신 또는 상대에 대하여 결코 실수로 활성화 및/또는 비활성되지 않을 것이다.

따라서, 본 발명은 웨이퍼 상태의 메모리 블럭, 즉 칩을 비결점 유닛/불량품의 구별없이 분리하고 조립하여도, 복수의 메모리를 웨이퍼 스케일인테그레이숀(WSI)과 같이 하나의 집합체로서 조립함으로써 실현될 수 있다. 한편 본 발명에서 프로그램/비교부(16)의 프로그램소자에 기억되는 결합어드레스는 불휘발성 메모리로 기록되거나 이 기록작업은 메모리 시스템의 제조시를 기본으로 할 수 있으며, 작동은 전기적 소거 및 기록이므로 유닛이 완성후의 동작중이어도 기록 동작은 가능하다는 것은 당연하다. 수행을 위하여, 결함 어드레스를 구제하는 커맨드의 추가 및 시스템 소프트 웨어에 등에 의한 지원이 있는 것은 충분하다. 그러므로, 이 구제기능은 또한 시장에서 발생되는 영구적인 하드웨어 에러 및 불휘발성 메모리의 최대 재기록 횟수에 달한 메모리셀의 교환 등 다양한 구제에 대해서도 효과적이다.

제4도는 반도체 메모리 시스템의 불량 분포예를 나타낸다. 제4도는 1M비트 SRAM의 평가 측정값을 도시하며, 본 발명의 구제효과는 종래의 반도체 메모리 시스템의 온칩 용장회로와 본 발명에 따른 반도체 메모리시스템의 용장회로의 구제범위를 비교함으로써 설명될 것이다. 제4도의 횡측은 DC불량을 제외한 부분 비결점 유닛의 메모리칩 당의 결함선수를 나타내며, 종축은 메모리칩의 수를 나타내고, 참조번호 104는 본 발명에 의한 구제범위를 나타내며, 참조번호 102는 종래의 용장회로, 즉 온칩용장회로에 의한 구제범위를 각각 나타낸다.

제4도의 SRAM은 6선의 온칩용장회호의 결함선 구제능력을 가지며, 메모리 칩은 그 적용에 의해 47개가 비결함 유닛으로 된다고 간주된다. 한편, 본 발명은 제1도에 기술된 바와같이 온칩 용장회로가 비결점 유닛의 47개에 적용한 결과로서 적용될 때라도, 각 칩에 남아있는 예비선출이 용장 선수가 부족한 이들 칩에서 효과적으로 더 이용되는 구제 구성을 가진다. 본 발명에서는 본 구성으로 비결점의 41개를 새롭게 제조할 수 있고, 전체의 수율은 약 2배로 높게 된다. 또한, 칩당의 구제된 결함수는 약 12선이며, 종래의 온칩구제 회로에서보다 약 2배의 증가를 보여준다.

상기는 이러한 칩들의 선택을 무차별로하지 않고 칩의 결함 원인을 파악한 예이나, 실제의 예비선수 이외의 가상선수를 포함하는 구제가능한 선수의 최적화를 위하여, 예컨대 무차별, 즉 임의의 칩 선택에서 구제 수율을 향상시키기 의하여 다수의 가상의 구제선수를 설치하는 것은 충분하다. 또한, 최대 구제선수를 9선까지로 되도록 선별하고, 이들 선들이 병합되는 다른 칩은 본래의 결함 어드레스수가 3선수 이하이고 나머지 3선수를 구제할 수 있는 여유를 가지는 것으로 가정된다. 이 결과, 상기 전술한 2칩의 병합은 12선수 이하로 되기 때문에 실패없이 구제될 수 있게 된다. 이상은 결함을 가진 메모리를 병합시켜 비결점 유닛을 얻는 예를 도시한 것이며, 그 구제선수를 제한하지 않으며 구제 구룹내의 병합된 칩 수를 한정하지 않음은 물론이다.

제5도는 제1도에 나타난 반도체 메모리시스템이 사용되는 제2실시예를 나타낸다. 제5도는 반도체 메모리시스템의 1선의 외부단자를 부가한 메모리시스템으로 형성된 메모리 모듈에서의 응용예를 도시한 것이다. 제5도에서 제1도와 동일부분에는 동일한 참조번호가 부여되었으며, 이것의 설명은 생략되었다. 이하 제5도를 참조로 하여 본 발명의 구성과 동작을 설명한다.

제5도에서 참조번호 100은 메모리 모듈을, 참조번호 54는 메모리 모듈(100)에 배선된 메모리침의 외부단자(18)의 칩간을 접속하는 공통예비선을, 참조번호 56은 반도체 메모리유닛(2)의 집합체인 메모리군을, 참조번호 58은 메모리 모듈(100)과 외부장치와의 접속단자를, I/O 0∼I/O i는 M1, M2가 공유하는 i+1개의 각 I/O신호, 참조번호 60은 각종 메모리 제어신호, 어드레스신호, I/O신호, 전원/접지선 등의 접속 단자군을 나타낸다.

다음에 본 실시예의 동작을 설명한다. 우선, 칩 선택신호 및 외부어드레스가 인가되면, 예를들면 제1반도체 메모리(M1)가 기동되며, 제2반도체 메도리(M2)의 예비메모리 공간에 대해서 결함 어드레스가 서로 일치한 때, 즉 M1에 예비선이 없고, M2에 예비선이 할당된 구제동작의 경우에서는 M1의 외부소자(18)가 예를들면 고레벨로 되고, 공통예비선(54)을 통해서 M2의 예비메모리블럭이 활성화된다. 이 결과, 정보는 M2의 I/O단자 즉 I/O O선 외부에서 기록 및/또는 판독된다. 또한, 두 칩이 온상태로 되기 위한 파워세법동작으로서, 제1반도체 메모리(M1)는 제2반도체 메모리(M2)의 활성화 후 파워-오프되며, 예비 메모리블럭(37)의 정보를 입력 및/또는 출력하는 회로는 M2에서 적어도 활성화된다. 또한 M1 자체에서 처리된 구제없는 동작과 M1의 예비 메모리 블릭(37)으로 억세스하는 구제동작에서 M2가 파워오프 상태로 있기 때문에 소비전력은 증가되지 않는다. 또한, M1, M2의 출력데이터가 서로 충돌하지 않도록 제어된다.

상기 전술한 바와 같이, 반도체 메모리시스템에서 하나의 외부단자(18)는 양방향의 입/출력 단자로서 제공되어, 즉 IC패키지의 외부핀 또는 페어칩을 위한 페이스 다운 본딩용의 패드로서 추가되어서 다른 칩으로의 구제가 가능하다. 또한,본 실시예에서는 한 그룹이 2 칩으로 구성된 예를 보여주며 구제상대에 따라 결정하기 위하여 플래그비트(82b) 대신에 결함 어드레스와 외부 어드레스의 일치 비교결과 자체를 사용할 수 있다. 이 경우에서 플래그비트(82a,82b)의 존재 여부에 상관없이, 또는 사용되고 있지 않을 때라도 일치 비교결과를 사용하는 것은 충분하다. 또한, 양방향 단자용으로 입력과 출력을 위한 별도의 단자 또한 사용될 수 있다. 또한, 플래그비트 또는 상기 전술한 일치비교결과를 기초로 필요한 회로만을 동작시키는 것으로 소비전력을 제어할 수 있다. 또한, 제1반도체메모리(M1) 및 제2반도체 메모리(M2)의 소비전류에서, 메모리 시스템의 피크 전류는 피크값이 서로 중첩되지 않는 타이밍에서 제1 및 제2 반도체 메모리를 제어함으로써 제어될 수 있다.

제6도는 제1도에 나타난 반도체 메모리 장치(2)를 사용한 제3실시예를 나타낸다. 제6도는 제5도에 도시된 것과 유사한 메모리 모듈의 응용예를 도시한 것이다. 제6도에서는, 제5도와 동일 부분에는 동일한 참조번호를 부여되며, 설명을 생략한다 제6도의 참조번호 18a, 18b는 외부단자를, 참조번호 54a,54b는 공통 예비선을 I O O∼I/O j는 j+1개의 각 I/O신호를, M1∼M4는 각각 반도체 메모리 시스템을 나타낸다.

본 발명의 구성에서는 반도체 메모리 장치(2)에 공통 예비선(54a, 54b)의 2단자가 추가되었다는 점에서 제5도와 다르다. 이 구성에서, 제1도를 참조로 설명된 플래그 비트(82b)가 2비트로 되고, M1∼M4의 4칩으로 예비선의 공유화가 달성될 수 있다. 예를들던 I/O 신호인 I/O O은 M1∼M4로 공통화된다. 이것의 구제동작은 기본적으로 제1도와 동일하며, 우선 2비트의 플래그비트(82b)는 구제상대로 되는 M2∼M4의 반도체 메모리장치(2) 중 어느 한 곳에서 미리 결함 어드레스로 프로그래밍에 의하여 기억된다. 플래그비트(82b)는 구제시 구제측의 M1의 제1 반도체 메모리로 공통 예비선(54a, 54b)을 통하여 전송되며 구제상대인 M2∼M4의 하나의 제2반도체 메모리는 그 플래그 비트(82b)를 디코드함으로써 지정된다. 이 결과, 상기 메모리 모듈에서 2단자를 추가하는 것으로 제5도에 비해서 그룹내에서 다른 칩으로 구제가능한 칩수를 4칩으로 증가시킬 수 있어 수율을 향상시킨다.

제7도는 제1도에 나타내는 반도체 메모리시스템(2)을 사용한 제4 실시예를 나타낸다. 제7도는 제5도에 도시된 것과 동일한 메모리 모듈 응용예를 도시한 것이다. 제7도에서 제5도와 동일부분에는 동일한 참조번호가 부여되었으며, 설명은 생략한다. 이하 제7도를 참조로하여 본 발명의 구성과 동작을 설명한 것이다.

제7도에서, M1∼Mn은 반도체 메모리 시스템을, 참조번호 54c는 공통예비선을, I/O k는 데이터의 입출력 신호를 나타내며, M1∼Mn에 공통이다. 입력 신호와 출력신호는 또한 별도의 단자로 사용될 수 있다. 여기서는 M1∼Mn의 n개의 메모리칩은 공통으로 외부단자(18)와 접속한다. 이 결과, n칩의 결함어드레스에 관하여, 제1반도체 메모리를 제외한 제2반도체 메모리에서 서로의 (n-1)개의 칩의 동일한 위치에 위치한 특정 결함선을 제외한 n칩에 의하여 소유되는 전용장선수 이내에서 본 메모리 모듈(100)의 전 결함선이 구제될 수 있다. 한편, 테스팅에 의하여 개별 칩의 결합위치를 알 수 있도록 또한 배열될 수 있으며 각 칩으로 외부칩에서 외부단자(18)를 통해 억세스 될 때, (n-1)개의 칩이 동일 위치의 특정 결함어드레스를나타내지 않는 칩을 그룹화하여, 시스템을 구성한다. 또한, 온칩 용장회로의 적용시에 각각의 반도체 메모리시스템은 미리 동일 위치의 특정 결함선을 자신의 예비메모리로 우선해서 구제할 수 있다. 또한, 구제상대의 칩활성화 신호는 제1반도체 메모리(M1)의 하나의 외부단자에서 제반도체 메모리(M2)의 전체로의 연속적인 전송에 의하여 전송되며, 예비칩면으로 되는 제2반도체 메모리(M2)에 따라 디코드하여 결정되도록 배열될 수 있다.

또한, 제6도에 나타난 바와 같은 칩에 외부단자를 2단자 설치하고, 모듈 내 전체의 칩을 각각의 단자에 공통 접속한 경우, 상기 전술한 구조에 의한 비결함 메모리 시스템 실현을 위하여 메모리 시스템 내에서 외부로 억세스될 때, 동일 위치에서 4개의 시스템 레벨에서의 구제는 특정 결함선의 존재를 인정하고, 또 4단자를 추가한 경우, 상기와 유사하게 동일 위치에서 16개의 특정 결함선의 존재를 인정할 수 있다. 따라서, 본 발명에 의한 메모리 시스템의 구성에는 최종적인 칩 조합 수율을 고려한 플래그비트의 수를 설정하여 외부단자를 메모리시스템에 추가하는 것은 충분하다.

제8도는 제1도에 도시한 본 발명의 반도체 메모리시스템이 향상된 제5 실시예를 나타낸다. 제8도에서, 제1도와 동일부분에는 동일한 참조번호가 부여되었으며 설명은 생략한다. 제8도를 참조로 하여 본 발명의 구성과 동작을 이하에 설명한다.

제8도에서 참조번호 32는 정규메모리블럭(36)의 입출력 I/O선을 참조번호 30은 예비메모리블럭(37)의 I/O선을, 참조번호 12는 I/O선(30)으로/으로부터 I/O선(32)을 바꾸는 I/O 절환선을, 참조번호 20은 I/O절환회로를 각각 나타낸다.여기에서 제8도는 제1도에서 I/O절환회로(20)에 의하여 정규 메모리 블럭(36)과 예비 메모리블럭(37)이 서로 분리되어 있다는 점에서 다르고, 그 외의 동작은 동일하다. 이하, 분리동작과 그 효과를 기술한다. 통상적으로, 외부 I/O선(34)은 I/O절환선(12)에 의해 정규 메모리 블럭(36)에 접속되어 있으나, 메모리 블럭(36)에 결함이 있는 경우는 공통용장회로(10)에서 결함어드레스와 외부어드레스의 일치 비교결과를 기초로 하여 활성화된다. 예를들면 외부 I/O선(34)은 플래그비트(82a)가 제1반도체 메모리의 자기의 예비메모리 공간에서 정보 "1"을 나타내는 경우, 예비메모리블럭(37)의 I/O선(30)측으로 절환된다. 또한, 플래그비트(82b)가 제1반도체 메모리의 상대 예비 메모리공간에서 정보 "1"을 나타낼 때, I/O선(34)은 제2반도체 메모리의 예비메모리 블럭(37)의 I/O선 (30)측으로 절환된다.

상기 전술한 바와 같이 I/O가 분리된 결과, 예비메모리블럭(37)과 정규 메모리블럭(36)의 각각의 I/O선 부하용량이 저감된다. 따라서, 예비메모리블럭(37)의 억세스시간은 I/O선이 공통인 제1도에 비해서 단축되는 것이 가능하다.

제9도는 본 발명의 제6실시예를 나타낸다. 제9도는 자기테스트 수정기능이 제공된 반도체 메모리 시스템을 도시한 것이다. 제9도에서, 제1도 또는 제8도와 동일 부분에는 동일한 참조번호가 부여되었으며 설명은 생략한다. 이하, 제9도를 참조로 하여 본 발명의 구성과 동작을 설명한다.

제9도에서 참조번호 2'는 자기 테스트 수정기능을 가지는 반도체 메모리시스템을 참조번호 66은 칩 선택신호를 포함하는 외부 메모리 제어신호를, 참조번호 68은 내부 어드레스를, 참조번호 64는 반도체 메모리시스템의 테스트 수정을 실행하는 플로우를 가지는 자기테스트 회로의 수정기능을, 참조번호 70은 테스트용 어드레스를, 참조번호 74는 자기 테스트회로(64)로의 수정기능의 테스트개시/정지 같은 활성신호를, 참조번호 76은 예비 메모리블럭(37) 및 정규메모리블럭(36)의 테스트 활성신호를 각각 나타낸다. 또한, 참조번호 62는 정규 메모리블럭(36) 또는 예비 메모리블럭(37)의 결함 비트 또는 결함선을 각각 검출하기 위해 외부어드레스(22)와 테스트용 어드레스(70)를 전환하고, 메도리시스템(2')비 입력된 외부 메모리 제어신호(66)를 기초로 각각의 메모리블럭의 기록/판독제어에 필요한 각종 제어신호를 발생하는 테스트제어회로를 나타낸다.

우선, 자기 테스트 수정회로(64)는 외부 메모리 제어신호(66)에서 테스트 수정개시의 지시가 주어질때 활성화되고, 이로써 테스트 제어회로(62)에서 정규 메모리블럭(36)의 내부 어드레스(68)을 테스트용 어드레스(70)에 접속한다. 또한, 자기 테스트 수정회로(64)에서 발생된 기대치 데이터는 I/O절환선(12)의 제어에 의해 I/O선(34), I/O절환회로(20), I/O선(32)을 통해서 정규 메모리 블럭(36)에 전송되어 메모리셀에 부하된다. 이후, 데이터는 판독되어 기대치와 비교된다. 이 테스트는 하나의 선 또는 집합적인 복수선에 관하여 워드선, 비트선 등을 평가하는 것으로 테스트 시간을 단축하면서 실행될 수 있다. 또한 결함어드레스는 자기테스트 수정회로(64)에 기억된다. 한편, 예비 메모리는 I/O절환선(12)에 의해 I/O(34)를 예비 메모리블럭(37)의 I/O선(30)으로 절환하며, 동일한 방식으로 평가해서 비결점 유닛으로 되는 예비선에 관해서는 기억된 결함 어드레스를 프로그램/비교부(16)에 의하여 프로그램한다. 또한, 정규 메모리블럭(36)에 결함이 있으며, 결할 어드레스가 순차적으로 프로그램될 때 마다 예비 메모리 블럭(37)이 평가되는 구제방법이 결함 어드레스 기억을 위하여 채용될 수 있다. 이 경우에, 자기테스트수정회로(64)에 기억된 결함어드레스는 일시적인 기억이므로, 적어도 하나의 레지스터를 포함하는 것은 충분하다. 또한 예비 메모리블럭(37)은 정규 메모리블럭(36)에 비해서 일반적으로 소규모이므로 수율이 거의 100%로써, 예비 메모리블럭(37)의 테스트 평가를 생략될 수 있다.

또한 유닛을 시스템화한 경우은 제1도, 제5도∼제7도에 나타난 바와 같이 제1반도체 메모리(M1)의 예비선이 부족한 경우는 구제상대의 제2반도체 메모리(M2)의 예비선이 사용된다. 이 경우에서 제1의 반도체 메모리(M1) 자신과 제2반도체 메모리(M2) 자신의 칩 내부의 결함구제가 우선적으로 실행된다. 이후, 외부단자(18)를 활성화시켜 제2 반도체 메모리(M2)의 예비 메모리를 기록/판독 상태로 활성화해서 평가하며, M1과 M2의 각각의 공통용장회로(10)의 프로그램/비교부(16)에 M1의 결함어드레스와 M2와 예비선을 억세스하기 위한 결함어드레스치의 프로그래밍을 실행하는 것은 충분하다. 또한 일치 비교결과가 메모리 구조에 따라 때때로 사용되더라도, 플래그 비트는 결함 어드레스치와 함께 기억된다.

상기 전술한 바와 같이 자기테스트수정동작은 우선 개개의 반도체 메모리시스템이 독립된 예비선을 사용할 수 있는 범위에서 완료된다. 이어서 시스템 전체의 구제가 행해진다. 예를들면 자기 테스트 수정의 명령이 외부로 주면, 개개의 반도체 메모리 시스템이 순차적으로 활성화되며, 각각의 반도체 메모리장치의 결함 어드레스가 잉여의 예비선에 할당된다. 또한, 시스템 구제에서, 시스템의 외부로부터의 어드레스 신호, 데이터 신호, 메모리 제어신호 같은 구제 동작 일부의 입력을 또한 제어한 수 있거나, 결함 어드레스 등을 외부에 기억할 수 있다.

한편, 구제동작은 반도체 메모리시스템 또는 시스템을 이용한 메모리 시스템의 제조시에 실시하는 것이 전제이나, 선적후에 사용자측에서 자기 테스트 수정이 실시될 수 있는 구조 또한 채용될 수 있다. 또한, 실수로 기동된 자기 테스트 수정동작을 방지하기 위하여 키워드 입력후에 개시하도록 자기 테스트 수정회로(64)를 구성해도 좋다. 또한, 자기 테스트 구성회로는 기록/판독을 실행 중이 아니거나 또는 실행중인 메모리칩에 대해서, 타임 쉐어링 방식으로 테스트를 방해하는 수정이 행해지도록 구성될 수 있다. 예를들면, 불휘발성 메모리가 반도체 메모리시스템을 가지는 메모리 시스템에서 사용된 때 긴기록 시간을 사용하여, 결함 어드레스 정보를 프로그램하고, 그 사이 다른 메모리칩을 테스트 평가할 수 있다. 또한, 불휘발성 메모리시스템과 같은 소거/기록 동작에 의한 재기록 회수가 제한된 장치에서, 상기 전술한 구성을 이용하는 것에 의해 순차적으로 재기록 회수의 경계에서 발생된 결함비트를 구제하는 것에 의해 신뢰성을 향상시킬 수 있다. 또한, 구제동작은 시스템의 메모리 체크 또는 부트(Boot)시에 실시되도록 구성해도 좋다. 또한, 시스템이 자기 테스트 수정기능을 가지는 반도체 메모리 시스템이 아니거나 또는 그 기능을 가지는 것에 상관없이 시스템 외부에서의 개별지시로 구제가 실행될 수 있는 것은 당연하다.

이와 같이, 본 실시예에 의해 가동중에 있어도 구제동작을 실행할 수 있고, 테스트 시간의 단축과 시장에 있어서 실시간 구제를 실현할 수 있다.

제10도는 본 발명의 제7실시예를 나타낸다. 제10도에서, 제1도와 동일부분에는 동일한 참조번호가 부여되었으며, 설명은 생략한다. 이하, 제10도를 참조로 하여 본 발명의 구성과 동작을 설명한다.

제10도에 도시되어 있는 참조번호 23'은 제1반도체 메모리의 구제상대로 되는 제2반도체 메모리를 활성화시키는 상대칩 활성화 신호를 나타낸다. 상대칩 활성화 신호(23')는 외부칩 선택신호(23)가 입력되면 항상 활성화되며, 구제상대의 제2반도체 메모리의 예비 메모리블럭(37)을 활성화한다. 따라서, 외부어드레스(22)가 입력되면 제1반도체 메모리와 제2반도체 메모리는 동시에 프로그램/비교부(16)에 의하여 일치비교가 행해진다. 이 결과, 제 1반도체 메모리에 결함선이 있고, 예비선이 부족한 경우, 제2반도체 메모리의 특정예비선으로 억세스된다. 본 실시예에는 제2반도체 메도리가 제1반도체 메모지와 거의 동시로 활성화되기 때문에, 칩 사이의 구제동작을 온 칩 용장회로로부터 변하지 않고 액세스 시간내에서 달성할 수 있다. 즉, 제1도와 같이 제1반도체 메모리의 프로그램/비교부(16)에서의 판정결과로부터 제2반도체 메모리로 억세스하도록 하는 동작이 실행되지 않으므로, 판독 및/또는 기록 억세스는 제2반도체 메도리의 예비 메모리는 거의 지연없이 행해진다.

또한, 제1반도체 메도리와 제2반도체 메모리에 걸친 데이터의 입출력 동작에서 제1반도체 메모리의 자기 플래그 비트(82a) 또는 일치 비교결과는 자기의 정규 메모리블럭(36) 또는 예비 메모리블럭(37)을 비활성하고, 플래그 비트(82b) 또는 일치 비교결과는 제2반도체 메모리의 예비 메모리블럭(37)을 활성화시킨다. 따라서, 상기 전술한 구제기능과 한께 전력의 소비를 제어할 수 있다. 또한 구제 상대인 복수의 제2반도체 메모리의 경우에서, 복수의 외부단자가 제공되고, 구제상대의 메모리 칩 선택이 복수의 선에서 상대칩 활성화 신호(23')에 의하여 특정되었는지 또는 구제상대의 복수칩을 모두를 한번에 활성화해서 각각의 칩에 기억된 플래그비트(82a) 또는 일치 비교한 정보에 의해 특정칩 만 활성화하고 그 외는 비활성화되는 것은 충분하다.

한편, 본 실시예는 제5도에서 제7도의 실시예에 적용될 수 있다. 이러한 경우에서, 제5도에서 제7도의 외부단자(18)를 상기 상대칩 활성신호(23')로 구제하고, 제10도에서 입력으로서 칩선택 신호를 가진 반도체 메모리시스템(2)의 용장선택회로(31')와 플래그비트(82a,82b) 등을 구성하는 것은 충분하다. 또한, 본 실시예는 제8도의 실시예에 나타난 I/O 절환회로(20)의 부가에서, 그리고 제9도의 자기 테스트 수정기능의 부가 등에 있어서도 또한 적용할 수 있다. 또한, 칩 선택신호(23)는 마이크로 컴퓨터 같은 외부장치호부터 메모리칩을 활성화시키는 신호이고, 상대칩 활성신호(23')는 반도체 메모리장치에서 생성된 예비 메모리블럭을 적어도 활성화시키기 위한 신호이다.

상기 전술한 구성에 의해서 자기의 예비메모리가 부족한 경우는 상대의 구제 나머지를 활용할 수 있으므로, 종래의 온칩 용장회로 구성 이상의 수율향상이 기대된다. 또한, 제1도의 실시예와 비교해서 제2반도체 메모리의 예비 메모리에서의 억세스 시간이 단측된다.

제11도는 중앙연산장치 등의 로직에 내장된 반도체 메모리시스템의 제8실시예를 나타낸다. 제11도에서, 참조번호 I/O은 프로세서를 참조번호 136은 정규메모리블럭을, 참조번호 112는 공통용장회로를 참조번호 114는 예비메모리블럭을, 참조번호 118은 공통예비선을, 참조번호 120은 복수의 어드레스신호로 구성되는 어드레스버스를, 참조번호 122는 복수의 데이터 신호로 되는 데이터버스를 나타낸다. 또한, 참조번호 108은 프로세서(110), 정규메모리블럭(136), 공통용장회로(112) 및 예비메모리블럭(114)으로 구성된 논리기능블럭을, 참조번호 106은 주로 상기 전술한 논리기능블럭(108)으로 구성된 로직인 메모리이다. 논리기능블럭(108)의 정규메모리블럭(136)은 어드레스버스(120)와 데이터버스(122)를 통해서 다른 논리기능블럭(108)의 정규메모리블럭(136)과의 데이터의 송수신이 행해진다. 이 경우에서, 제 11도에서 생략했으나 메모리의 제어신호를 필요로 한다는 것은 당연하다. 이하 제11도를 참조로 하여 본 발명의 동작을 설명한다.

공통예비선(118)은 논리기능블럭(108)의 자기 정규메모리블럭(136)에 결함이 있고, 그 구제선수가 논리기능블럭(108)의 예비메모리블럭(114)에서 부족한 경우에, 다른 논리기능블럭(108)의 예비메모리블럭(114)의 예비선을 사용하기 위해 활성화된다. 여기에서 사용되는 공통용장회로(112)의 결함어드레스치 및 플래그비트 등은 상기 지금까지 설명된 실시예와 유사한 개념으로 구성된다. 이로써, 논리기능블럭(108)의 정규메모리블럭(136)은 블럭(108) 사이의 상호 구제가 가능하게 된다. 예를들던 공통예비선(118)이 제10도에 나타난 상대칩활성신호(23')와 유사하게 기능하는 경우 고속 억세스 시간 또한 얻을 수도 있다. 또한, 전부 또는 필요로 하는 예비 메모리블럭(114) 수는 로직 인 메모리(106)의 동작시에 상시 활성화 상태로 할 수 있다. 이 경우에서 제10도에 도시되어 있는 상대의 논리기능블럭(108)의 공통예비선(118)이 자기의 논리기능블럭(108)에 의하여 생성되지 않는 시간분만큼 보다 고속으로 된다. 본 실시예는 복수의 논리기능블럭(108)이 중심으로 형성된 멀티프로세서에 응용된 예이다. 이 로직기능블럭(108)은 논리 그는 메모리 구성에서 상이할 수 있으며, 상기 실시예의 관념에서 유사한 메모리구성을 가진 로직 인 메모리(106)에 적용한 수 있다.

이상의 실시예에서는, 반도체 메모리시스템에 외부단자를 설치하고, 그 단자를 플래그 비트로 제어하고, 구제상대가 활성화되거나 또는 칩선택신호에서 구제상대를 활성화하는 경우의 용장구성에 대해서 설명했다. 한편, 반도체 메모리 시스템에 외부단자가 제공되지 않을 때, 즉 본딩패드가 없는 경우의 상호 구제는 다음과 같이 상기 실시예의 플래그비트의 개념을 기초로 하여 행해질 수 있다. 우선 외부어드레스가 입력되면, 칩선택신호(23)에 의해 선택된 메모리칩은 대응하는 제1반도체 메모리의 정규 메모리블럭(36)과 예비 메모리블럭(37)을 활성화하고, 제2반도체 메모리로 되는 모든 칩의 예비 메모리블럭(37)을 또한 활성화 시킨다. 이어서, 결함어드레스의 일치 비교결과 또는 플래그비트(82a)의 값에 따라 선택적으로 활성화된 제1 및 제2반도체 메모리 중에서, 올바른 예비선이 선택적으로 활성화된다. 이때, 메모리시스템은 다른 칩으호 구제된 n개의 칩이 하나의 그룹을 형성한다는 가정하에 동일한 위치에 위치한 결함선이 상호의 n개의 칩에서 서로 겹치지 않는 조건하에 구제된다. 이 결과, 제1도를 참조로 하여 기술된 구제상대의 결한어드레스(80b) 및 상대를 특정하는 플래그비트(82b)는 외부단자가 없음으로써 불필요하다. 따라서, 자기의 결함 어드레스(80a)의 나머지로 되는 위치에 상대의결함 어드레스를 기억시키는 것은 충분하다. 또한, 이것은 종래의 온칩 용장회호에서 칩 선택신호를 한번에 모두 활성화시켜 일정기간 경과후의 프로그램/비교부의 일치 비교판정곁과를 기초로 하여 칩을 선택 비선택으로 만드는 기능을 부가함으로써 달성할 수 있다. 또한, 일정시간 동안, 제1반도체 메모리와 제2반도체 메모리의 예비 메모리블럭이 온 상태로 됨으로써 생성되는 소비전류의 저감의 측정에서, 제2반도체 메모리측의 공통용장회로(10)는 황성 판정하는 시간 이외에서 전류를 소비하지 않도록 구성하는 것은 층분하다. 또한 활성 및 판정후예 선택된 정규 메모리 블럭 또는 예비 메모리 블릭을 제외한 모든 블럭을 오프 상태로 만드는 것은 충분하다.

한편, 본 발명에 의한 반도체 메모리 시스템에 따르면, 복수의 반도체 메모리 시스템을 가지는 시스템에서, 하나의 칩의 제1반도체 메도리와 구제상대로 되는 적어도 하나의 칩의 제2반도체 메모리를 하나의 그룹으로 형성하여, 또 그 상호구제를 실현하기 위해 미리 복수의 플래그비트(82b)를 프로그램/비교부(16)로 준비하는 것은 충분하다. 이들 플래그비트(82b) 모두는 사용되거나 사용되지 않아도 되므로, 여러가지 비트 구성에 따라서 적당한 비트수를 선택하여 사용하는 것은 충분하다. 이 때의 여분의 비트는 구제에 영향 없도륵 구성될 수 있다. 또한, 상호 구제될 칩수와, 구제용의 외부단자수가 다른 반도체 메모리 시스템과, 메모리 구성 등에 의한 이들 그룹이 한 그룹내에 혼재해도 구제동작은 적어도 한그룹 내에서 밀접하게 실행된다. 따라서 본 발명의 실시예는 어떠한 문제없이 적용할 수 있다.

또한, 본 발명에 따르면 제1반도체 메모리 및 제2반도체 메모리 각각은 구제면 및 구제된 면 상에서 가능하며 제1 및 제2 반도체 메모리 모두는 외부단자가 없는 용장구성을 제외한 결함을 가진 적어도의 반도체 메모리장치의 결함어드레스 및 플래그비트를 기억한다. 그러므로, 프로그램/비교부(16)에 의한 점유면적의 증가가 고려된다. 그러나. 제3도에 나타난 바와 같이 약 2배의 구제수율의 향상효과에 비해서, 면적에서의 단점은 작다. 또한 불휘발성 반도체 메모리 시스템에서, 메모리셀의 셀면적은 DRAM셀 면적과 동일하므로, 메모리 셀을 프로그램 소자로해서 이용할 수 있다. 이 경우에서, 프로그램 영역의 면적을 레이저 광 또는 전기에 의한 폴리실리콘 등을 용해하는 종래 방법에 비해서 저감할 수 있다. 이 경우에서, 고전압 인가 또는 불휘발성 메모리셀의 부하를 위한 제어용으로 본명 패드 등이 반도체 메모리 시스템 제어를 위하여 제공될 수 있다. 또한, 반도체 메모리시스템의 메모리 제어신호, 외부어드레스 신호, I/O신호 등을 활용해서 메모리셀을 가지는 프로그램 소자의 기록 또한 제어될 수 있다. 특히 불휘발성 메모리셀로 구성된 반도체 메모리 시스템은 프로세스 변경없이 실시될 수 있으므로 본 발명의 반도체 메모리 시스템에 적합하다.

한편, 시스템에서 구제동작은 자기의 반도체 메모리시스템의 결함이 구제된 후, 또는 구제전의 상태에 있어서도 수행될 수 있다. 이것은, 즉 프로그램의 소자용으로 상기 전술한 전기적으로 기록가능한 메모리셀을 사용함으로써 용이하게 된다. 또한 기록동작은 시스템에 조립전에 분리된 단일 칩 상태에서 또한 수행될 수 있다. 이 경우에서, 시스템으로 형성된 각 구제 그룹의 자기 및 상대의 결함기원을 아는 것은 충분하다. 이 경우에서 시스템 구성은 총 결함선수가 조립에 의해 결함발생을 제외한 총 예비선수와 동일하거나 그 이하인 조건이다. 또한, 외부단자를 사용하지 않는 경우, 반도체 메모리 시스템은 온칩 용장회로를 가지는 종래의 반도체 메모리 시스템과 유사하다. 예를들던, 외부단자가 외부 예비메모리블럭의 구제에 사용하지 않을 때, 접지 또는 전원전압, 저레벨 또는 고레벨에서, 또는 프로그램 소자를 사용하는 칩의 내부회로의 논리로 고정하는 것은 충분하다. 따라서. 단자를 추가한 것에 의한 자기 또는 상대 메모리칩에의 영향은 없다.

또, 본 발명은 상기 실시예에 한정되는 것은 아니다. 예를들면 시스템의 외관 및 형상 메모리구성 프로그램방법은 요구시 다양한 방식으로 변형할 수 있다. 또한 제1 및 제2 반도체 메모리의 구성이 서로 다른 경우에서도, 구제의 단위(워드선, 비트선 또는 섹터, 메모리블럭과 같은)가 동일한 크기이며, 유사한 구제기능을 가지는 반도체 메모리를 위한 구제는 가능하다. 구성에서의 공통용장회로의 플래그비트 및 용장선택회로의 논리레벨 또는 프로그램/비교부의 비트사이즈 등은 상황에 따라서 변경하는 것은 충분하다. 또한, 결함어드레스 및 플래그비트의 기록 수순 등에 대해서도 변경할 수 있고, 그 전부 또는 일부를 시스템의 외부에서 제어해도 좋다. 그 경우에서는, 실행중에 시스템의 외부장치로 기록하는 것으로써 정보를 출력하여 제어가 용이하게 된다. 또한, 결함 어드레스 및 플래그비트의 프로그래밍은 레이져광, 전기에 의한 단락회로 또는 개방형의 프로그램소자에 의하여 또한 가능하다. 이 경우에서, 시스템에의 조립이전에, 즉 패키징 이전에 미리 상호구제된 그룹내외 칩 결함상황을 관리 파악하는 것을 요하며, 이로써 프로그래밍을 실행한다. 한편, 상기 실시예에서 기술된 구제동작의 각 스텝은 반도체 메모리시스템의 동작모드 선택기능으로 조합되어, 여러가지 선택될 수 있다.

또한, 상기에서는 반도체 메모리장치의 입출력 비트구성이 멀티 비트를 포함하는 시스템에서의 상호구제가 설정되었으나, 본 발명의 개념은 또한 입출력비트가 1비트구성 또는 입출력단자가 분리된다는 전에서 메모리 시스템에 적용할 수 있으며, 입출력 비트구성을 한정하는 것은 아니다. 또한, 본 발명의 개념은 또한 MOS트랜지스터 또는 바이폴라 트랜지스터 또는 이들의 복합 디바이스로 구성된 ROM, EFROM, EEFROM 및 일괄소거형의 플래쉬 메모리 같은 불휘발성 메도리 및 DRAM, SRAM 같은 메모리, 멀티 포트형 메모리 이외 패리티(parity) 비트, 에러정정 코드용의 예비비트를 가진 메모리, 이들의 메모리를 포함하는 복합 메모리에 유사하게 적응할 수 있다.

한편 상기 실시예는 예를들면 반도체 불휘발성 메모리 시스템의 정규메모리블럭의 워드선 결한 또는 비트선 결함을 단위로 하는 구제를 도시하였다. 정보가 섹터유닛(256바이트, 512바이트‥‥‥)에서 제어될 때, 워드선 결함 또는 비트선 결함이 집합적인 복수선에 관해 제어되거나 여기에 대응되는 형태로 분리되며 부족한 자기의 메모리칩의 예비메모리는 구제상대의 메모리칩으로 보충되도록 구성될 수 있다. 또한, 복수의 섹터가 구제시 소집된다는 점에서 블럭(4K바이트, 8K바이트‥‥‥)단위로 정보를 제어할 수 있는 것은 물론이다.

한편, 1칩에 복수의 정규 메모리블럭과 에비 메모리블럭이 있으며, 기록/판독이 개개의 메모리블럭으로서 이들 메모리 블럭내 및 외부에서 가능할 때, 본 발명은 유사한 방식으로 적용할 수 있다.

본 발명은 대용량화된 메모리 시스템칩, 마이크로 컴퓨터 내장의 메모리, 게이트어레이를 포함하는 로직인 메모리 또는 웨이퍼 상에 구축된 웨이퍼 스케일 인테그레이숀 같은 반도체 메모리 시스템용으로 또한 사용된 수 있는 것은 물론이다. 즉, 본 발명의 범위를 벗어나지 않고서 여러가지로 변형해서 실시할 수 있다.

본 발명에 의하면, 반도체 메모리 시스템의 용장회로에 자기 또는 구제상대의 예비메모리를 판정하는 플래그비트, 용장선택회로 및 외부단자를 각각 추가하여 대폭으로 수율을 향상시킬수 있다. 또한, 플래그비트는 구제상대를 선택하며, 또한 파워 세이브 기능으로서도 동작하기 때문에 소비전류의 증가를 제어하는 효과가 있다. 또한, 자기의 반도체 메모리 시스템의 외부칩 선택신호로 구제상대의 반도체 메모리 시스템의 칩 활성 신호를 생성하도록 구성한 경우, 상호 구제시의 예비 메모리의 억세스 시간을 보다 고속화 할 수 있다.

또한, 본 발명은 불휘발성 반도체 메모리 시스템과 같은 정로 보지에 전원이 필요없는 경제적인 유닛 장치로 형성될 때, 불량으로 해서 폐기된 메모리칩이 활용될 수 있다. 그러므로, 대용량 메도리 시스템이 저비용으로 실현할 수 있다. 또한 시장 또는 시스템 가동중에 있어서도 전기적으로 결함을 수정할 수 있음으로써, 불휘발성 메모리의 재기록회수의 제한으로 발생하는 결함비트가 차례로 구제될 수 있다. 이 결과 재기록 회수가 중가되며, 반도체 메모리 시스템의 신뢰성이 향상된다.

제 1 도는 본 발명의 제1실시예에 의한 반도체 메도리시스템을 나타내는 블럭도,

제 2 도는 종래기술의 반도체 메모리 시스템을 이용한 메모리시스템을 설명하기 위한 블럭도,

제 3 도는 제1도를 설명하기 위한 결함 어드레스와 플래그 비트의 예를 나타내는 도면,

제 4 도는 제1도의 구제효과(replacement effect)를 설명하기 위한 반도체 메모리 시스템의 불량 분포의 예를 나타내는 도면,

제 5 도는 메모리 모듈에 적용된 본 발명의 제2실시예를 설명하기 위한 블럭도,

제 6 도는 메모리 모듈에 적용된 본 발명의 제3실시예를 설명하기 위한 블럭도,

제 7 도는 메모리 모듈에 적용된 본 발명의 제4실시예를 설명하기 위한 블럭도,

제 8 도는 본 발명의 제5 실시예를 설명하기 위한 블럭도,

제 9도는 본 발명의 제6 실시예를 설명하기 위한 블럭도,

제 10 도는 본 발명의 제7 실시예를 설명하기 위한 블럭도,

제 11 도는 본 발명의 제8 실시예를 설명하기 위한 블럭도이다.

**도면중 주요부분에 대한 설명**

2,2',2" M1∼Mn ... 반도체메모리장치, 10, 112 ... 공통용장회로,

12 ... I/O절환선, 16 ... 프로그램/비교부,

18, 18a, 18b ... 외부단자, 20 ... I/O절환회로,

21 ... 메모리제어 신호, 22 ... 외부어드레스,

23 ... 칩선택신호, 23 ... 상대칩활성신호,

26 ... 예비메모리선택신호, 27 ... 예비메모리의활성선,

28 ... 정규메모리의활성선, 30, 32 ... 입력선I/O선,

31 ... 용장선택회로, 34 ... 외부입출력 I/O선,

36, 136 ... 정규메모리블럭, 37, 114 ... 예비메모리블럭,

54, 54a, 54b, 54c, 118 ... 공통예비선, 56 ... 메모리군,

58 ... 접속단자, 60 ... 접속단자군,

62 ... 테스트제어회로, 64 ... 자기테스트수정회로,

66 ... 외부메모리제어신호, 68 ... 내부어드레스,

70 ... 테스트용어드레스, 74 ... 테스트개시 /정지등의 활성신호,

76 ... 테스트활성신호, 80a, 80b ... 결함어드레스신호,

82a, 82b ... 플래그비트, 82 ... 플래그비트82b의출력선,

100 ... 메모리모듈, 102, 104 ... 구제범위,

106 ... 로직인메모리, 108 ... 논리기능블럭,

110 ... 프로세서, 120 ... 어드레스버스,

122 ... 데이터버스, A-F ... 결함어드레스치,

N ... don't care, I/O O∼I/O ... 입출력신호선,

I/O k ... 입출력신호 또는 입력신호, 출력신호선.

Claims

제1 메모리칩 및 제2 메모리칩을 포함하는 반도체 메모리 시스템에 있어서,

상기 제1 및 제2 메모리칩의 각각은,

정보를 기억하는 정규메모리와 상기 정규메모리 내의 메모리셀을 선택하는 정규디코더를 포함하는 정규 메모리블릭과,

상기 정규메모리의 구제에 이용되는 예비메모리와 상기 예비메모리 내의 메모리셀을 선택하는 예비디코더를 포함하는 예비메모리블럭과,

자기 칩 내의 정규 메모리블럭에 존재하는 결함 어드레스를 기억하기 위한 부분과 다른 칩의 정규 메모리 블럭에 존재하는 결함 어드레스를 기억하기 위한 부분을 가지는 프로그램/비교부와,

자기의 칩 내의 결함을 포함하는 정규 메모리블럭에 액세스가 발생되고 자기의 예비메모리블록에서는 상기 결함을 구제할 수 없는 경우에, 다른 칩에 상기 결함의 구제를 지시하기 위한 신호를 출력하는 단자를 구비하고,

상기 프로그램/비교부는, 자기의 칩에 공급된 어드레스를 자기의 칩으 결함 어드레스 및 다른 칩의 결함 어드레스와 비교하여, 상기 공급된 어드레스와 상기 다른 칩의 결함어드레스가 일치할 때 상기 예비디코더를 활성화시키는 것을 특징으로 하는 반도체 메모리시스템.
제1 반도체 메모리칩과 제 2반도체 메모리칩을 구비하고,

상기 제1 반도체 메모리칩은;

정보를 기억하는 정규메도리와 소정의 메모리셀을 선택하는 정규디코더를 포함하는 정규메모리블럭과,

상기 정규메모리의 구제에 사용되는 예비메모리와 상기 예비메도리내의 메모리셀을 선택하는 예비디코더를 포함하는 예비 메모리블럭과,

상기 예비메모리로 상기 제1 반도체 메모리칩의 결함을 구제하기 위한 상기 제1반도체메모리칩의 결함어드레스를 기억하기 위한 부분과, 상기 제1 반도체 메모리칩의 상기 예비메모리로 상기 제2만도체 메로리칩의 결함을 구제하기 위한 상기 제2반도체 메도리칩의 결함 어드레스를 기억하기 위한 부분을 가지는 프포그램/비교부를 구비하고,

상기 프로그램/비교부는 상기 제1 반도체 메도리칩의 상기 기억된 결함어드레스 및 상기 제2반도체 메모리칩의 상기 기억된 결함 어드레스중 적어도 하나와 상기 반도체 메모리시스템에 인가된 어드레스 신호를 비교하여, 상기 인가된 어드레스 신호가 상기 제2 반도체 메모리칩의 상기 결함어드레스와 일치할 때 상기 예비디코더를 활성화시키는 것을 특징으로 하는 반도체 메모리 시스템.
제2항에 있어서,

상기 제1 반도체 메도리칩의 결함비트가 그 자신에 의하여 구제될 수 없을 때 상기 제2 반도체 메모리칩에 결함비트를 할당하는, 상기 제1 반도체 메모리 칩에서의 공통용장회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
제3항에 있어서,

제1반도체 메모리칩과 제2반도체 메모리칩의 각각은 상기 공통 용장회로의 프로그램/비교부에 기억된 제1 반도체 메모리칩 및 제2 반조체 메모리칩의 적어도 하나의 결함어드레스와 상기 메모리시스템에 인가되는 어드레스 신호 사이에서의 일치 비교 결과에 의거해서 상기 공통용장회로에 의해 선택되는 것을 특징으로 하는 반도체 메모리 시스템.
제3항에 있어서,

제1반도체 메모리칩과 제2반도체 메모리칩 각각은 적어도 하나의 비트를 포함하는 플래그 정보에 따라 선택되며, 상기 플래그 정보는 상기 공통용장회로의 프로그램 비교부 내에 기억된 결함어드레스에 부가되는 것을 특징으로 하는 반도체 메모리 시스템.
제4항에 있어서,

제1반도체 메모리칩의 주메모리블럭과, 제1반도체 메모리칩의 예비메모리블럭과, 제2반도체 메모리칩의 예비 메모리블럭은 상기 공통용장회로의 상기 프로그램/비교부에 기억된 상기 플래그 정보에 따라 활성화 또는 비활성화되는 것을 특징으로 하는 반도체 메모리 시스템.
제5항에 있어서,

제1반도체 메모리칩의 주메모리블럭과 제1반도체 메모리칩의 예비 메모리블럭과, 제2반도체 메모리칩의 예비 메모리블럭은 상기 공통용장회로의 상기 프로그램/비교부에 기억된 상기 플래그 정보에 의해 활성화 또는 비활성화되는 것을 특징으로 하는 반도체 메모리 시스템.
제4항에 있어서,

상기 공통용장회로 내의 용장선택회로에 접속되는 적어도 하나의 외부단자를 더 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
제5항에 있어서,

상기 공통용장회로 내의 용장선택회로에 접속되는 적어도 하나의 외부단자를 더 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
제 8항에 있어서,

상기 외부단자는 본딩용 패드인 것을 특징으로 하는 반도체 메모리 시스템.
제8항에 있어서,

상기 반도체 메모리 시스템의 예비메모리블럭은 상기 용장선택회로와 외부단자를 서로 접속하는 공통 내부 예비선의 입출력 논리레벨에 따라 활성화 또는 비활성화되는 것을 특징으로 하는 반도체 메모리 시스템.
제8항에 있어서,

제2반도체 메모리칩의 예비메모리블럭은, 프로그램/비교부엔 기억된 상기 제1반도체 메모리칩의 결함 어드레스가 상기 메모리 시스템에 인가된 어드레스와 일치하고 외부단자를 통해서 공통내부 예비선의 논리레벨이 활성화될 때, 활성화되는 것을 특징으로 하는 반도체 메모리 시스템.
제6항에 있어서,

제1반도체 메모리칩의 용장선택회로내의 제2반도체 메모리칩의 예비선을 활성화하는 상기 플래그 정보가 상기 제1반도체 메모리로의 어드레스 입력에 응답하여 소정의 값을 나타낼때, 제2반도체 메모리칩은 상기 플래그 정보를 수신하고 제2반도체 메모리내의 상기 기억된 어드레스와 상기 입력된 어드레스 사이의 비교결과에 의거해서 상기 제2반도체 메모리의 활성화에 응답하여 제2반도체 메모리의 예비선을 억세스하는 것을 특징으로 하는 반도체 메모리 시스템.
제12항에 있어서,

예비선을 활성화하기 위한 소정값의 신호가 제2반도체 메모리칩에 의해 구제될 수 있는 제1반도체 메모리 칩으로부터 입력될 때, 제2반도체 메모리 칩의 예비메모리블럭은 활성화되고 제1반도체 메도리칩의 정규 메모리블럭과 예비메모리블럭은 비활성화되는 것을 특징으로 하는 반도체 메모리 시스템.
제14항에 있어서,

제2반도체 메모리칩의 예비메모리블럭의 예비선을 활성화하는 신호가 제1반도체 메모리 칩의 칩선택신호에 의거해서 제1반도체 메모리칩에 의해 생성되는 것윽 특징으로 하는 반도체 메모리 시스템.
제2항에 있어서,

상기 제1반도체 메모리칩과 상기 제2반도체 메모리칩의 공통용장회로가 동시에 활성화되며, 제1반도체 메모리칩 또는 제2반도체 메모리칩이 양쪽의 상기 공통용장회로의 프로그램/비교부 내에 프로그램된 결함 어드레스와 외부 입력 어드레스 사이의 일치 비교 결과 및 플래그 정보를 기초로 하여 선택되는 것을 특징으로 하는 반도체 메모리 시스템.
제16항에 있어서,

상기 제1반도체 메모리칩 및 제2반도체 메모리칩을 활성화하기 위한 신호는 칩선택 신호인 것을 특징으로 하는 반도체 메모리 시스템.
제1항에 있어서,

상기 프로그램/비교부에 사용된 결함 어드레스와 플래그 비트를 기억하기 위한 프로그램 소자는 전기적으로 소거 및 기록가능한 불휘발성 메모리셀인 것을 특징으로 하는 반도체 메모리 시스템.
제2항에 있어서,

상기 프로그램/비교부에 사용된 결함 어드레스와 플래그 비트를 기억하기 위한 프로그램 소자는 전기적으로 소거 및 기록가능한 불휘발성 메모리셀인 것을 특징으로 하는 반도체 메모리시스템.
제18항에 있어서,

상기 프로그램소자는 복수의 기억 데이터를 일괄소거할 수 있는 플래쉬형 메모리셀인 것을 특징으로 하는 반도체 메모리 시스템.
제1항에 있어서,

상기 반도체 메모리는 그 자신에 의하여 메모리셀을 테스팅하고 회복하는 기능을 가지는 메모리이고, 테스트곁과에 의거해서 소정의 반도체 메모리의 결함구제를 실행하기 위한 자기 테스트 회로에 수정기능을 가지는 것을 특징으로 하는 반도체 메모리 시스템.
제2항에 있어서,

상기 반도체 메모리는 그 자신에 의하여 메모리셀을 테스팅하고 회복하는 기능을 가지는 메모리이고, 테스트 결과에 의거해서 소정의 반도체 메도리의 결함구제를 실행하기 위한 자기 테스트회로에 수정기능을 가지는 것을 특징으로 하는 반도체 메모리 시스템.
제21항에 있어서,

복수의 반도체 메모리칩이 반도체 메모리 시스템에 배열되며,

상기 복수의 반도체 메모리칩 각각은 자기테스트에 의해 적어도 제1 반도체 메모리 칩의 메모리를 수정하며, 그후 상기 제1반도체 메리칩에 대한 제2반도체 메모리칩의 예비메모리블럭을 활성화시키며, 각 제1반도체 메모리칩의 구제에 부족한 예비선을 제2반도체 메모리칩의 예비메모리블럭에 순차 할당시키는 기능을 가진 메모리 칩간의 구제를 행하기 위한 자기테스트회로에 수정기능을 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
제23항에 있어서,

상기 반도체 메모리 시스템은 각 반도체 메모리의 메모리셀을 테스트하고 결함을 회복하는 기능을 적어도 하나 가지는 것을 특징으로 하는 반도체 메모리 시스템.
제24항에 있어서,

상기 반도체 메모리 시스템은, 메모리 시스템을 세팅한 후 제1반도체 메모리칩의 결함어드레스와 플래그 정보의 데이터를 기억함과 동시에 시스템의 입출력 단자로부터 데이터를 출력하고 상기 결함어드레스와 상기 플래그정보에 의거해서 제1메모리칩의 상호구제에 대응하는 제2반도체 메모리칩 내에 동일한 데이터의 결함어드레스와 플래그 정보를 기록하는 것을 특징으로 하는 반도체 메모리 시스템.
제8항에 있어서,

상기 외부단자 중 하나와 구제될 반도체 메모리의 대응하는 외부단자는 결함어드레스를 상호 구제하도록 서로 접속되어 있는 것을 특징으로 하는 반도체 메모리 시스템.
제1항에 있어서,

상기 반도체 메모리 시스템의 입력단자 출력단자 또는 입출력단자 및 구제될 상기 다른 반도체 메모리 시스템의 유사한 단자는 서로 접속되어 있는 것을 특징으로 하는 반도체 메모리 시스템.
제2항에 있어서,

상기 제1반도체 메모리칩의 입력단자, 출력단자 또는 입출력단자 및 구제될 상기 제2반도체 메모리칩의 유사한 단자는 서로 접속되어 있는 것을 특징으로 하는 반도체 메모리 시스템.
제8항에 있어서,

결함 어드레스의 상호 구제를 위한 상기 외부단자는 상기 반도체 메모리의 정규단자를 공통으로 가지는 것을 특징으로 하는 반도체 메모리 시스템.