WO2007116486A1 - メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 - Google Patents

メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 Download PDF

Info

Publication number
WO2007116486A1
WO2007116486A1 PCT/JP2006/306892 JP2006306892W WO2007116486A1 WO 2007116486 A1 WO2007116486 A1 WO 2007116486A1 JP 2006306892 W JP2006306892 W JP 2006306892W WO 2007116486 A1 WO2007116486 A1 WO 2007116486A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory
storage unit
chip
control information
control
Prior art date
Application number
PCT/JP2006/306892
Other languages
English (en)
French (fr)
Inventor
Toshihiro Miyamoto
Akio Takigami
Masaya Inoko
Takayoshi Suzuki
Hiroyuki Ono
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to EP06730840A priority Critical patent/EP2003568B1/en
Priority to PCT/JP2006/306892 priority patent/WO2007116486A1/ja
Priority to JP2008509637A priority patent/JPWO2007116486A1/ja
Priority to CN2006800539256A priority patent/CN101401078B/zh
Priority to KR1020087022868A priority patent/KR101006410B1/ko
Publication of WO2007116486A1 publication Critical patent/WO2007116486A1/ja
Priority to US12/242,027 priority patent/US8159886B2/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits

Definitions

  • the present invention relates to a memory used for information storage in an electronic device such as a personal computer (PC), and in particular, a memory device having an interface function in the memory, a control method thereof, a control program thereof, a memory card,
  • the present invention relates to a circuit board and an electronic device.
  • PCs use memories such as JEDEC (Joint Electron Device Engineering Council) specifications such as SDRAM (Synchronous Dynamic Random Access Memory) and DDR-SDRAM (Double Data Rat-SDRAM).
  • JEDEC Joint Electron Device Engineering Council
  • SDRAM Serial Dynamic Random Access Memory
  • DDR-SDRAM Double Data Rat-SDRAM
  • Patent Document 1 describes a memory controller including a plurality of programmable timing registers that can be programmed to store timing information suitable for a memory device.
  • Patent Document 2 includes a microprocessor 'chip and a nonvolatile memory' chip, which are connected by an internal card bus, and the microprocessor chip contains key information, usage information, and program instruction information. The memory card is listed.
  • Patent Document 3 describes a computer system that includes an embedded processor coupled to an input / output processor and a local memory.
  • Patent Document 4 describes a memory having an internal storage means together with an SPI driver.
  • Patent Document 5 describes a data processing system including a CPU linked to a data memory via a unidirectional read bus, a unidirectional write bus, and an address bus.
  • Patent Document 6 describes a memory system in which a bus for transferring write data and a bus for transferring read data are separately provided and a memory controller and a memory are connected.
  • Patent Document 7 the data transfer operation to the random access memory is controlled in response to the first transition of the periodic signal, and the data transfer operation of the random access memory array is in response to the second transition of the periodic signal.
  • a random access memory configured to control is described.
  • Patent Document 8 describes a CD that includes a DRAM unit and a DRAM control and cache Z refresh control unit.
  • a semiconductor memory device including a RAM is described.
  • Patent Document 9 describes a synchronous DRAM having a control unit with a memory array, in which the contents of the data bus and the operation status confirmation information are the same, and the mode register can be set only in this case. Is described.
  • Patent Document 10 describes a mode register control circuit such as SDRAM.
  • Patent Document 1 Japanese Patent Laid-Open No. 2004-110785 (Summary, Fig. 1 etc.)
  • Patent Document 2 JP-A-6-208515 (Summary, Fig. 1 etc.)
  • Patent Document 3 JP-A-9 6722 (Summary, Fig. 2 etc.)
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2005-196486 (paragraph number 0029, FIG. 6 etc.)
  • Patent Document 5 Japanese National Patent Publication No. 9 507325 (Summary, Fig. 1 etc.)
  • Patent Document 6 Japanese Unexamined Patent Application Publication No. 2002-63791 (Summary, Fig. 1 etc.)
  • Patent Document 7 Japanese Patent Laid-Open No. 11 328975 (Summary, Fig. 2 etc.)
  • Patent Document 8 Japanese Patent Laid-Open No. 7-169271 (paragraph number 0038, FIG. 1, etc.)
  • Patent Document 9 JP-A-8-124380 (paragraph number 0020, FIG. 2 etc.)
  • Patent Document 10 Japanese Patent Laid-Open No. 9259582 (paragraph number 0028, FIG. 1, etc.)
  • the conventional memory module 2 has a plurality of memory chips 41, 42 ... 4 ⁇ mounted on the circuit board, and an SPD (Serial Presence Detect) storage unit 6
  • a memory access bus 8 is connected to the memory chips 41, 42... 4, and an SPD access bus 10 is connected to the SPD storage unit 6.
  • standards and functions such as the types of memory chips 41, 42,..., 4 ⁇ , and timing parameters are stored in the SPD storage unit 6. Is governed by the control information stored in the SP D storage unit 6.
  • the SPD storage unit 6 stores memory-related control information, and the control information includes various memory-related parameters such as CAS (Column Array Strobe) latency, north strength, additive latency, and the like. It is.
  • the SPD storage unit 6 includes a nonvolatile memory such as an EEPROM (Electrically Erasable Programmable Read-Only Memory). Having the necessary control parameters for the memory separately from the memory requires corresponding measures and management, which incurs various costs such as component costs and write costs.
  • EEPROM Electrically Erasable Programmable Read-Only Memory
  • each memory chip 41, 42 ⁇ 4 ⁇ cannot be used individually with different specifications. In other words, such a memory module 2 lacks flexibility.
  • Patent Documents 1 to 10 do not suggest or disclose any means for solving them.
  • an object of the present invention relates to a memory device including a plurality of memory 'chips, and is to increase the flexibility of the memory device, such as being able to individually assign control information to the memory' chip.
  • Another object of the present invention is to individually control a memory chip to improve memory optimization and compatibility.
  • the present invention provides a memory device including a single or a plurality of memory chips, and includes a storage unit in the memory chip for storing control information related to the memory chips.
  • the control information can be written to or read from the storage unit, and the control information for each chip can be arbitrarily set.
  • each memory chip can be used individually. It is a configuration.
  • a first aspect of the present invention is a memory device including a single or a plurality of memory chips, and a storage unit that stores control information related to the memory chips 'A configuration that is provided in the chip and enables writing or reading of the control information in the storage unit.
  • the memory chip is a structural unit of a memory constituting a memory device such as a memory module.
  • the memory 'chip contains a single or multiple memory' matrix.
  • the control information of the memory chip is stored in the control storage unit, and the control information in the storage unit can be rewritten. Obedience Therefore, the above object is achieved.
  • the storage unit which is not configured independently as an EEPROM or mask ROM may be configured as a control register.
  • the above object can also be achieved by this configuration.
  • the memory chip may include a single or a plurality of memory matrices.
  • the above object is achieved.
  • the memory device preferably includes a configuration in which the memory chip includes a fixed information storage unit that stores fixed information among control information related to the memory chip. Therefore, the above object can also be achieved by such a configuration.
  • the fixed information in the fixed information storage unit can be transferred to the storage unit in the memory chip.
  • the above object can also be achieved by such a configuration.
  • a second aspect of the present invention is a method for controlling a memory device including a single or a plurality of memory chips, and a storage unit that stores control information related to the memory chips. And a step of writing or reading the control information.
  • a memory device including a single or a plurality of memory chips, and a storage unit that stores control information related to the memory chips.
  • a step of writing or reading the control information is performed by using the address information of the memory 'chip, the memory' chip is specified, and the control information in the storage unit of the specified memory 'chip is rewritten to thereby change the usage environment. It is possible to cope with changes and the like, and compatibility and optimization of the memory device can be achieved.
  • a third aspect of the present invention is a memory device control program executed by a computer, wherein control information is written to or read from a storage unit of a memory chip.
  • a control program is executed by a computer device on the side of an electronic device such as a computer in which the memory device is mounted, and the memory chip is configured by using the address information of the memory chip. Identified.
  • a fourth aspect of the present invention is a memory card including a single or a plurality of memory 'chips, wherein the storage unit for storing control information relating to the memory' chips is provided. It is configured to be provided in a memory chip and to enable writing or reading of the control information in the storage unit.
  • the above-mentioned object can be achieved by such a configuration in which the storage unit may be configured by a control' register.
  • the memory card preferably the memory
  • the above object can be achieved by a configuration in which a “chip is provided with a single or a plurality of memories” matrix.
  • the memory card preferably the memory
  • the above object can be achieved by such a configuration in which a fixed information storage unit for storing fixed information in the control information related to the chip is provided in the memory chip.
  • the fixed information in the fixed information storage unit can be transferred to the storage unit.
  • the above object is also achieved.
  • a fifth aspect of the present invention is a circuit board on which a memory device including a single or a plurality of memory chips is mounted,
  • the memory 'chip is provided with a storage unit for storing control information relating to the memory' chip, and the control information in the storage unit can be written or read. Such a configuration also achieves the above object.
  • the circuit board is preferably provided with a slot for mounting the memory card, and the object can be achieved by such a structure. .
  • a sixth aspect of the present invention is an electronic apparatus having a configuration using the above memory device.
  • the electronic device may be any device that stores information using a memory device such as a computer device. Such a configuration also achieves the above object.
  • a seventh aspect of the present invention is an electronic apparatus having a configuration using the memory card. Also in this case, the electronic device may be any device that stores information using a memory device such as a computer device. Such a configuration also achieves the above object.
  • Memory 'chip control information is stored in a memory unit inside the memory' chip, and the control information can be used on a memory / chip basis, so the memory chip is used with different specifications. The flexibility of the memory device can be improved.
  • control information in the memory chip can be individually controlled on a memory chip basis, and the memory device can be optimized.
  • FIG. 1 is a diagram showing a configuration of a conventional memory.
  • FIG. 2 is a diagram showing a configuration example of a memory module according to the first embodiment.
  • FIG. 3 is a block diagram showing a configuration example of a memory chip.
  • FIG. 4 is a timing chart showing control register input / output control.
  • FIG. 5 is a diagram showing a configuration example of a memory module according to a second embodiment.
  • FIG. 6 is a block diagram showing a configuration example of a memory chip.
  • FIG. 7 is a diagram illustrating a configuration example of a personal computer according to a third embodiment.
  • FIG. 8 is a flowchart showing a processing procedure for writing control information and Z rewriting.
  • FIG. 9 is a diagram showing a configuration example of a memory card according to a fourth embodiment.
  • FIG. 10 is a diagram showing a configuration example of a circuit board according to a fifth embodiment.
  • FIG. 2 is a diagram showing a configuration example of the memory module according to the first embodiment.
  • FIG. 2 is an example of the memory device of the present invention, and the present invention is not limited to the configuration shown in FIG.
  • the memory module 100 is an example of a memory device according to the present invention.
  • a plurality of memory chips 201, 202... 20 mm are mounted on a circuit board.
  • Each of the memory chips 20 1, 202,... 20 ⁇ ⁇ is a constituent unit that constitutes a memory and does not have to be a minimum constituent unit, and may have a different configuration.
  • the memory module 100 is composed of a plurality of memory chips 201, 202... 20 mm, but may be composed of a single memory module.
  • control register 220 is installed as a memory unit to remember! Each control register 220 individually stores control information of the memory chips 201, 202,... 20 ⁇ , and this control information includes, for example, CAS (Column Array Strobe) as various parameters relating to the memory. Latency, north strength, additive latency, etc. are included. That is, the control information may be different for each memory chip 201, 202,.
  • CAS Cold Array Strobe
  • Each of the memory chips 201 to 20N is individually connected to the nodes 231, 232, 23, and can read / write data from / to the memory chips 201-20, specified by the address information.
  • control information such as standard information and / or function information in the control register 220 can be written or rewritten based on address information that identifies the S memory chip 201-20.
  • control information memory in the control 'register 220' functions as identification information and function information for identifying the chips 201 to 20 or the entire memory module 100.
  • control information in the control 'register 220 is made to function as identification information for the memory' chips 201 to 20
  • the memory 'chips 201 to 20' are identified by the control information, and data is individually read and written.
  • a single memory 'module 100 allows each memory' chip 201-20-20 to be used individually with different specifications, ie different standards and functions, so that the memory 'module 100 is a highly flexible memory device. Can be configured.
  • each memory 'chip 201-20-20' can be controlled individually based on the control information in the control 'register 220, the parameters of each memory' chip 201-20-20 or memory 'module 100 can be changed.
  • optimization and compatibility as a memory device can be improved, such as compatibility with the usage environment.
  • FIG. 3 is a block diagram showing a configuration example of the memory chip.
  • the same parts as those in FIG. 3 are identical to FIG. 3 in FIG. 3, the same parts as those in FIG.
  • a plurality of memory matrices 211 to 214 are installed in each of the memory chips 201 to 20, and row decoders 241, 242, 243, 244 corresponding to the memory matrices 211 to 214 are provided. And sense ZColumn decoders 251, 252, 253, 254 are installed.
  • Each memory matrix 211-214 has a plurality of memory cells in a matrix, that is, a plurality of rows, Arranged in multiple rows.
  • the address signal for N bits passes through the row buffer for N bits and enters the row decoders 241 to 244 by the row address selection signal RAS to select the memory cells for one row.
  • the column address selection signal CAS enters the sense ZColum mn decoders 251 to 254, selects that column, and enables reading and writing of data.
  • Such an operating force memory 'matrix 211-214 is possible.
  • control register 220 stores CAS latency and the like as control information, and is read / written by address information from the address bus AB.
  • Ao to An are write addresses, Bo to: Bm is a bank address.
  • An input / output circuit 280 is connected to the control register 220, and a data bus DB is connected to the input / output circuit 280 to exchange data such as control information with an external device.
  • DQo to DQp are data.
  • the control register 220 includes a clock signal CLK (A in FIG. 4), a chip select signal CS (B in FIG. 4), a row address selection signal RAS ( C in Fig. 4, column address selection signal CAS (D in Fig. 4), write enable signal WE (E in Fig. 4), address information Ao to An, Bo to Bm (F in Fig. 4) as read commands It is done.
  • CLK clock signal
  • CS chip select signal
  • RAS C in Fig. 4
  • column address selection signal CAS column address selection signal CAS
  • WE write enable signal
  • address information Ao to An, Bo to Bm F in Fig. 4
  • FIG. 5 is a diagram showing a configuration example of a memory module according to the second embodiment
  • FIG. 6 is a block diagram showing a configuration example of a memory chip.
  • 5 and 6 the same parts as those in FIGS. 2 and 3 are denoted by the same reference numerals.
  • 5 and 6 are examples of the memory device of the present invention, and the present invention is not limited to the configuration shown in FIG. 5 and FIG.
  • each of the memory' chips 201 to 20N has a control 'register 220 as a variation information storage unit and a fixed information storage unit.
  • SPD storage unit 222 is installed.
  • the SPD storage unit 222 stores, as fixed control information, for example, CAS latency, north strength, additive latency, and the like as various parameters relating to the memory.
  • the control register 220 stores parameters such as CAS latency as fixed control information read from the SPD storage unit 222.
  • each memory chip 201 to 20N has a control.
  • the SPD storage unit 222 is juxtaposed to the register 220 and each is connected to the input / output circuit 280, and the fixed control information read from the SPD storage unit 222 is output to the outside through the input / output circuit 280 or controlled. 'Stored in register 220. Based on the control information stored in the control 'register 220, the functions and operations of the memory' matrices 211 to 214 are determined.
  • FIG. 7 is a diagram showing a configuration example of a personal computer (PC) according to the third embodiment
  • FIG. 8 is a flowchart showing a processing procedure for writing or reading information stored in the storage unit.
  • FIG. 7 the same parts as those in FIG. 2 or FIG.
  • the PC 300 is an example of an electronic device including the memory module 100, and reads and writes information stored in each control register 220 in the memory 'chips 201 to 20N of the memory module 100 based on address information. It is configured to be possible.
  • This PC 300 is provided with a CPU (Central Processing Unit) 302, a north bridge (chip 'set) 306 is connected to the CPU 302 via a bus 304, and a memory module 100 is connected to the north bridge 306. And an input / output (IZO) interface unit 310 are connected via a south bridge 308.
  • the north bridge 306 is a means for transferring data between the CPU 302 and the memory module 100
  • the south bridge 308 is a means for transferring data between the CPU 302 and the IZO interface unit 310.
  • the memory module 100 has the configuration as described above (FIG. 2 and FIG. 3, or FIG. 5 and FIG. 6).
  • a bus 31 is interposed between the South Bridge 308 and the ⁇ interface unit 310. 2 is connected to a storage unit 314 composed of a non-volatile memory or the like.
  • This storage unit 314 is connected to the BIOS (Basic Input / Output System) 316 or the standard information in the control register 220 of the memory module 100.
  • BIOS Basic Input / Output System
  • the memory module processing program 318 may be executed by the operation system (OS) stored in the storage device 320 configured by a non-volatile memory such as a hard disk device (HDD).
  • the input / output interface unit 310 is connected to, for example, a keyboard or a display device 322 (not shown) as an input / output device.
  • FIG. 8 is a flowchart showing the processing procedure.
  • Normal memory access is a force control information performed on the memory address.
  • a parameter which is control information
  • Access to the address for writing, etc., and access to the data register address for reading parameters, etc. are performed.
  • Step S1 parameter information is read (Step S2).
  • Step S3 a command (write parameter information) is written (step S3), and this process is terminated.
  • the control information indicating the standard or the function is written in the “control” register 220 of the memory “module 100” or can be updated.
  • FIG. 9 is a diagram showing a configuration example of a memory card according to the fourth embodiment.
  • the same parts as those in FIG. 2 or 3 are denoted by the same reference numerals.
  • the memory card 400 is a specific example of the memory module 100 described above, and is a connector that is inserted into a socket on the mother board side for electrical connection to the circuit board 402. ⁇ 404, 406 force S formed, connector ⁇ 404 ⁇ J has 4 threads and memory, chips 411, 412, 413, 414, connector 406 ⁇ J has 4 threads and memory 'chips 421, 422, 423, 424 force ⁇ mounted It is.
  • Each of the memory chips 411 to 414 and 421 to 424 is mounted with the memory matrixes 211 to 214 and the control register 220 as described above.
  • the SPD storage unit 222 may be arranged together with the control register 220.
  • a memory 'card 400 As described above, it can be used individually with different standards and functions, and a highly flexible memory device can be configured, and the standards and functions can be changed. Therefore, optimization and compatibility as a memory can be improved, such as being compatible with the use environment.
  • FIG. 10 is a diagram illustrating a configuration example of a circuit board according to the fifth embodiment.
  • FIG. 10 the same parts as those in FIG. 7 or FIG.
  • This circuit board 500 is equipped with a memory slot 502 for mounting a memory card 400 in which the memory module 100 described above is mounted, and a north bridge 306 is mounted.
  • the north bridge 306 and the memory slot 502 are connected by a bus and can exchange data.
  • the memory module 100 covers the function of the memory interface, so that high compatibility can be maintained.
  • maintaining compatibility means that, for example, a module equipped with a memory chip can be used permanently.
  • Memory 'Chip 201 to 20N Control' Register 220 can have a determination function by a program. In that case, if the timing of the interface varies from generation to generation, a method of identifying by using a separate control interface may be used.
  • the PC 300 is taken as an example of an electronic device that is an application example of the memory device. Although shown, the present invention can be widely used for television devices, server devices, telephone devices, and the like having a PC function.
  • the present invention provides a control for storing control information of a memory chip in the memory chip.
  • It can be used in units of 'memory' chips, including a memory unit such as a register, and can adapt the memory 'chip to environmental changes such as changes in specifications, thereby increasing the flexibility, optimization or compatibility of the memory. Can and is useful.

Description

明 細 書
メモリ装置、その制御方法、その制御プログラム、メモリ'カード、回路基板 及び電子機器
技術分野
[0001] 本発明は、パーソナルコンピュータ (PC)等の電子装置における情報記憶に用いら れるメモリに関し、特に、メモリにインタフェース機能を備えるメモリ装置、その制御方 法、その制御プログラム、メモリ'カード、回路基板及び電子機器に関する。
背景技術
[0002] PCには、 JEDEC (Joint Electron Device Engineering Council )仕様の SDRAM (S ynchronous Dynamic Random Access Memory)、 DDR— SDRAM (Double Data Rat e- SDRAM)等のメモリが使用されて 、る。
[0003] このようなメモリに関し、特許文献 1には、メモリデバイスに適したタイミング情報を記 憶するようにプログラム可能な複数のプログラマブル、タイミングレジスタを含むメモリ コントローラが記載されている。特許文献 2には、マイクロプロセッサ 'チップと、不揮 発性メモリ'チップとを内蔵し、これらを内部カード'バスで接続し、マイクロプロセッサ •チップがキー情報、用途情報、プログラム命令情報を含むメモリ ·カードが記載され ている。特許文献 3には、入出力プロセッサにローカルメモリと結合された組み込み プロセッサを備えるコンピュータ 'システムが記載されている。特許文献 4には、内部 に SPIドライバとともに記憶手段を備えたメモリが記載されている。特許文献 5には、 単方向読出しバス、単方向書込みバス及びアドレスバスを経由してデータメモリにリ ンクされた CPUを含むデータ処理システムが記載されている。特許文献 6には、書込 みデータを転送するバスと、読出しデータを転送するバスとを別々に設けてメモリコン トローラとメモリとを接続したメモリシステムが記載されている。特許文献 7には、周期 信号の第 1の移行に応答してランダムアクセスメモリへのデータ転送動作を制御する とともに、周期信号の第 2の移行に応答してランダムアクセスメモリアレイ力ものデータ 転送動作を制御する構成のランダムアクセスメモリが記載されて 、る。特許文献 8に は、 DRAM部とともに DRAM制御及びキャッシュ Zリフレッシュ制御部を備える CD RAMを含む半導体記憶装置が記載されている。特許文献 9には、メモリアレイととも にコントロールユニットを備えるシンクロナス DRAMであって、データバスの内容と動 作状態確認情報が等し 、場合のみ、モードレジスタをセット可能にしたシンクロナス D RAMが記載されている。特許文献 10には、 SDRAM等のモードレジスタ制御回路 が記載されている。
特許文献 1：特開平 2004— 110785号公報（要約、図 1等）
特許文献 2 :特開平 6— 208515号公報 (要約、図 1等）
特許文献 3 :特開平 9 6722号公報 (要約、図 2等）
特許文献 4:特開 2005— 196486号公報 (段落番号 0029、図 6等）
特許文献 5 :特表平 9 507325号公報 (要約、図 1等）
特許文献 6 :特開 2002— 63791号公報（要約、図 1等）
特許文献 7：特開平 11 328975号公報（要約、図 2等）
特許文献 8 :特開平 7— 169271号公報 (段落番号 0038、図 1等）
特許文献 9：特開平 8— 124380号公報 (段落番号 0020、図 2等）
特許文献 10：特開平 9 259582号公報 (段落番号 0028、図 1等）
発明の開示
発明が解決しょうとする課題
ところで、図 1に示すように、従来のメモリ ·モジュール 2では回路基板に複数のメモ リ 'チップ 41、 42· · ·4Νが搭載されているとともに、 SPD (Serial Presence Detect)記 憶部 6が搭載され、メモリ'チップ 41、 42· · ·4Νにはメモリアクセス用バス 8、 SPD記 憶部 6には SPDアクセス用バス 10が接続されている。このようなメモリ'モジュール 2 では、メモリ'チップ 41、 42· · ·4Νのタイプ、タイミングパラメータ等の規格や機能が S PD記憶部 6に格納されており、このメモリ'モジュール 2と設定環境との整合性が SP D記憶部 6に記憶された制御情報によって支配されることになる。 SPD記憶部 6には 、メモリに関する制御情報が格納され、この制御情報には、メモリに関する種々のパラ メータとして例えば、 CAS (Column Array Strobe )レイテンシィ、ノ ーストレングス、ァ ディティブレイテンシィ等が含まれている。これらの制御情報は、メモリをコントロール するチップセットや CPU (Central Processing Unit )によって異なる値を設定するため の情報である。 SPD記憶部 6は EEPROM (Electrically Erasable Programmable Rea d-Only Memory )等の不揮発性メモリで構成される。メモリに必要な制御パラメータを メモリと別に持つことはそれに応じた対応や管理が必要であり、部品コスト、書込みコ スト等の種々のコストが掛かる。
[0005] また、メモリ'モジュール 2に多数のメモリ'チップ 41、 42 · · ·4Νを備えていても、各 メモリ'チップ 41、 42 · · ·4Νの仕様が SPD記憶部 6によって規制を受けるため、各メ モリ ·チップ 41、 42 · · ·4Νを異なる仕様で個別に用いることができない。即ち、このよ うなメモリ'モジュール 2は、融通性に欠けることになる。
[0006] このような課題について、特許文献 1〜10にはその示唆や開示はなぐその解決手 段についての開示もない。
[0007] そこで、本発明の目的は、複数のメモリ'チップを備えるメモリ装置に関し、個別にメ モリ'チップに制御情報を付与することができる等、メモリ装置の融通性を高めること にある。
[0008] また、本発明の他の目的は、メモリ'チップを個別に制御し、メモリの最適化や互換 '性を高めることにある。
課題を解決するための手段
[0009] 上記目的を達成するため、本発明は、単一又は複数のメモリ'チップを備えるメモリ 装置であって、前記メモリ'チップに関する制御情報を記憶する記憶部を前記メモリ · チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にし、各チッ プに対する制御情報を任意に設定でき、複数のメモリ'チップを備えている場合には 、各メモリ'チップを個別に使用できる構成としたものである。
[0010] 上記目的を達成するため、本発明の第 1の側面は、単一又は複数のメモリ'チップ を備えるメモリ装置であって、前記メモリ'チップに関する制御情報を記憶する記憶部 を前記メモリ'チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可 能にした構成である。斯カる構成において、メモリ'チップは、メモリ'モジュール等の メモリ装置を構成するメモリの構成単位である。メモリ'チップには、単一又は複数のメ モリ'マトリクスを含んでいる。斯カる構成においては、メモリ'チップの制御情報は、 制御記憶部に記憶され、この記憶部にある制御情報の書換えを可能にしている。従 つて、上記目的が達成される。
[0011] 上記目的を達成するためには、上記メモリ装置において、好ましくは、独立して EE PROMやマスク ROMとして構成することなぐ前記記憶部はコントロール 'レジスタで 構成してもよぐ斯カゝる構成によっても、上記目的が達成される。
[0012] 上記目的を達成するためには、上記メモリ装置において、好ましくは、前記メモリ' チップは、単一又は複数のメモリ'マトリクスを備える構成としてもよぐ斯カゝる構成によ つても、上記目的が達成される。
[0013] 上記目的を達成するためには、上記メモリ装置において、好ましくは、前記メモリ' チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ · チップ内に備える構成としてもよぐ斯カゝる構成によっても、上記目的が達成される。
[0014] 上記目的を達成するためには、上記メモリ装置において、好ましくは、前記固定情 報記憶部にある前記固定情報を前記メモリ ·チップ内にある前記記憶部に転送可能 とする構成にしてもよぐ斯カゝる構成によっても、上記目的が達成される。
[0015] 上記目的を達成するため、本発明の第 2の側面は、単一又は複数のメモリ'チップ を備えるメモリ装置の制御方法であって、前記メモリ'チップに関する制御情報を記憶 する記憶部に、前記制御情報の書込み又は読出しをするステップを含む構成である 。斯カる構成によれば、メモリ'チップのアドレス情報を用いることにより、メモリ'チップ が特定され、その特定されたメモリ'チップの記憶部にある制御情報を書換えることに より、使用環境の変化等に対応することができ、メモリ装置の互換性や最適化が図ら れる。
[0016] 上記目的を達成するため、本発明の第 3の側面は、コンピュータにより実行されるメ モリ装置の制御プログラムであって、メモリ'チップの記憶部に、制御情報の書込み又 は読出しをするステップを、前記コンピュータに実行させる構成である。斯かる構成に よれば、メモリ装置が搭載されるコンピュータ等の電子機器側のコンピュータ装置によ り、斯カる制御プログラムが実行され、メモリ'チップのアドレス情報を用いることにより 、メモリ'チップが特定される。特定されたメモリ'チップの記憶部にある制御情報をコ ンピュータ装置側で書換えることにより、使用環境の変化等に対応することができ、メ モリ装置の互換性や最適化が図られる。以て上記目的が達成される。 [0017] 上記目的を達成するため、本発明の第 4の側面は、単一又は複数のメモリ'チップ を備えるメモリ'カードであって、前記メモリ'チップに関する制御情報を記憶する記憶 部を前記メモリ'チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを 可能とする構成である。
[0018] 上記目的を達成するためには、上記メモリ'カードにおいて、好ましくは、前記記憶 部はコントロール 'レジスタで構成してもよぐ斯カる構成によっても、上記目的が達成 される。
[0019] 上記目的を達成するためには、上記メモリ'カードにおいて、好ましくは、前記メモリ
'チップは、単一又は複数のメモリ'マトリクスを備える構成としてもよぐ斯かる構成に よっても、上記目的が達成される。
[0020] 上記目的を達成するためには、上記メモリ'カードにおいて、好ましくは、前記メモリ
•チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ · チップ内に備える構成としてもよぐ斯カゝる構成によっても、上記目的が達成される。
[0021] 上記目的を達成するためには、上記メモリ'カードにおいて、好ましくは、前記固定 情報記憶部にある前記固定情報を前記記憶部に転送可能にする構成としてもよぐ 斯カる構成によっても、上記目的が達成される。
[0022] 上記目的を達成するため、本発明の第 5の側面は、単一又は複数のメモリ'チップ を備えるメモリ装置が搭載される回路基板であって、
前記メモリ'チップに関する制御情報を記憶する記憶部を前記メモリ'チップ内に備 え、該記憶部の前記制御情報の書込み又は読出しを可能にした構成である。斯かる 構成によっても、上記目的が達成される。
[0023] 上記目的を達成するためには、上記回路基板において、好ましくは、上記メモリ'力 ードを装着するスロットを備える構成としてもよぐ斯カる構成によっても、上記目的が 達成される。
[0024] 上記目的を達成するため、本発明の第 6の側面は、電子機器であって、上記メモリ 装置を用いた構成である。この電子機器は、コンピュータ装置等、メモリ装置を用い て情報記憶を行うものであればよい。斯カる構成によっても、上記目的が達成される [0025] 上記目的を達成するため、本発明の第 7の側面は、電子機器であって、上記メモリ · カードを用いた構成である。この場合も、電子機器は、コンピュータ装置等、メモリ装 置を用いて情報記憶を行うものであればよい。斯カる構成によっても、上記目的が達 成される。
発明の効果
[0026] 本発明によれば、次のような効果が得られる。
[0027] (1)メモリ'チップの内部にある記憶部にメモリ'チップの制御情報を記憶し、その制 御情報をメモリ ·チップ単位で用いることができるので、メモリ ·チップを異なる仕様で 用いることができる等、メモリ装置の融通性を向上させることができる。
[0028] (2)メモリ'チップにある制御情報を以てメモリ'チップ単位で個別に制御でき、メモリ 装置の最適化を図ることができる。
[0029] (3)メモリ'チップ内の記憶部にある制御情報の書換えにより、メモリ装置の互換性を 高めることができる。
[0030] そして、本発明の他の目的、特徴及び利点は、添付図面及び各実施の形態を参照 することにより、一層明確になるであろう。
図面の簡単な説明
[0031] [図 1]従来のメモリの構成を示す図である。
[図 2]第 1の実施の形態に係るメモリ'モジュールの構成例を示す図である。
[図 3]メモリ'チップの構成例を示すブロック図である。
[図 4]コントロール ·レジスタの入出力制御を示すタイミングチャートである。
[図 5]第 2の実施の形態に係るメモリ'モジュールの構成例を示す図である。
[図 6]メモリ'チップの構成例を示すブロック図である。
[図 7]第 3の実施の形態に係るパーソナルコンピュータの構成例を示す図である。
[図 8]制御情報の書込み Z書換え処理の処理手順を示すフローチャートである。
[図 9]第 4の実施の形態に係るメモリ'カードの構成例を示す図である。
[図 10]第 5の実施の形態に係る回路基板の構成例を示す図である。
符号の説明
[0032] 100 メモリ'モジユーノレ 201、 202、 203 · · · 20N メモジ，チップ
211、 212、 213、 214 メモリ-マトリクス
220 コントロール 'レジスタ（変動情報記憶部）
222 SPD記憶部（固定情報記憶部）
231、 232、 233 - - - 23N ノ ス
300 パーソナルコンピュータ
318 メモリ'モジュール処理プログラム
400 メモリ'カード
500 回路基板
発明を実施するための最良の形態
[0033] 〔第 1の実施の形態〕
[0034] 本発明の第 1の実施の形態について、図 2を参照して説明する。図 2は、第 1の実 施の形態に係るメモリ'モジュールの構成例を示す図である。図 2は、本発明のメモリ 装置の一例であって、本発明が図 2に示す構成に限定されるものではない。
[0035] メモリ'モジュール 100は、本発明に係るメモリ装置の一例であって、例えば、回路 基板に複数のメモリ'チップ 201、 202· · · 20Νが搭載されている。各メモリ'チップ 20 1、 202· · · 20Νは、メモリを構成する構成単位であって、最小構成単位である必要 はないし、また、異なる構成であってもよい。この実施の形態では、メモリ'モジュール 100を複数のメモリ'チップ 201、 202· · · 20Νで構成しているが、単一のメモリ'モジ ユールで構成してもよい。
[0036] この場合、各メモリ'チップ 201、 202· · · 20Νには、複数のバンクとして例えば、 4 組のメモリ'マトリクス 211、 212、 213、 214が設置されているとともに、制御情報を記 憶する記憶部としてコントロール ·レジスタ 220が設置されて!、る。各コントロール ·レ ジスタ 220には、メモリ'チップ 201、 202· · · 20Νの制御情報が個別に格納され、こ の制御情報には、メモリに関する種々のパラメータとして例えば、 CAS (Column Arra y Strobe )レイテンシィ、ノ ーストレングス、アディティブレイテンシィ等が含まれている 。即ち、制御情報は、各メモリ'チップ 201、 202· · · 20Ν毎に異なる場合もあるし、同 一の場合もある。 [0037] そして、各メモリ'チップ 201〜20Nには個別にノ ス 231、 232· · · 23Νが接続され 、アドレス情報によって特定されたメモリ ·チップ 201〜 20Νに対するデータの読み書 きが可能であるとともに、コントロール 'レジスタ 220にある規格情報及び/又は機能 情報等の制御情報力 Sメモリ ·チップ 201〜20Νを特定するアドレス情報に基づき、書 込み又は書換え可能である。
[0038] 斯カる構成によれば、メモリ'モジュール 100に搭載された複数のメモリ'チップ 201 〜20Νは、それぞれが持つコントロール 'レジスタ 220にある制御情報によって規格 や機能が規制されるものの、各コントロール 'レジスタ 220の格納情報によって異なる 構成とすることができる。換言すれば、コントロール 'レジスタ 220にある制御情報力 メモリ'チップ 201〜20Ν又は全体のメモリ'モジュール 100を識別する識別情報や 機能情報として機能する。
[0039] そして、コントロール 'レジスタ 220にある制御情報をメモリ'チップ 201〜20Νの識 別情報として機能させれば、その制御情報を以て各メモリ'チップ 201〜20Νを特定 し、個別にデータの読み書きが可能となる。単一のメモリ'モジュール 100でありなが ら、各メモリ'チップ 201〜20Νを異なる仕様即ち、異なる規格や機能で個別に使用 することができ、メモリ'モジュール 100が極めて融通性の高いメモリ装置を構成する ことができる。
[0040] また、コントロール 'レジスタ 220にある制御情報を基礎として、各メモリ'チップ 201 〜20Νを個別に制御することができるので、各メモリ'チップ 201〜20Ν又はメモリ' モジュール 100のパラメータを変更し、使用環境に対応できる等、メモリ装置としての 最適化や互換性を高めることができる。
[0041] 次に、このメモリ'モジュール 100に設置されるメモリ'チップ 201〜20Νについて、 図 3を参照して説明する。図 3は、メモリ'チップの構成例を示すブロック図である。図 3において、図 2と同一部分には、同一符号を付してある。
[0042] 各メモリ'チップ 201〜20Νには、複数のメモリ'マトリクス 211〜214が設置されると ともに、各メモリ'マトリクス 211〜214に対応する Row (行）デコーダ 241、 242、 243 、 244及びセンス ZColumn (列）デコーダ 251、 252、 253、 254が設置されている 。各メモリ'マトリクス 211〜214には、複数のメモリセルがマトリクス状即ち、複数行、 複数列に配置されている。この場合、 Nビット分のアドレス信号は、 Nビット分の行バッ ファを経て、行アドレス選択信号 RASにより、 Rowデコーダ 241〜244に入り、一行 分のメモリセルが選択される。また、列アドレス選択信号 CASによってセンス ZColu mnデコーダ 251〜254に入り、その列が選択され、データの読み書きが可能になる 。このような動作力メモリ'マトリクス 211〜214毎に可能である。
[0043] コントロール 'レジスタ 220には、既述の通り、制御情報として CASレイテンシィ等が 格納されるとともに、アドレスバス ABからのアドレス情報によって読み書きされる。 Ao 〜Anは書込みアドレス、 Bo〜： Bmはバンクアドレスである。
[0044] コントロール 'レジスタ 220には、入出力回路 280が接続されており、この入出力回 路 280には、データバス DBが接続され、外部装置との制御情報等のデータ授受が 行われる。 DQo〜DQpはデータである。
[0045] 斯かる構成において、コントロール 'レジスタ 220には、図 4に示すように、クロック信 号 CLK (図 4の A)、チップセレクト信号 CS (図 4の B)、行アドレス選択信号 RAS (図 4の C)、列アドレス選択信号 CAS (図 4の D)、ライトイネーブル信号 WE (図 4の E)、 リードコマンドとしてアドレス情報 Ao〜An、 Bo〜： Bm (図 4の F)が加えられる。このよ うなリードコマンド信号を受けることにより、コントロール 'レジスタ 220から入出力回路 280を通してデータバス DBには、出力データ DQo〜DQp (図 4の G)が得られる。
[0046] 〔第 2の実施の形態〕
[0047] 本発明の第 2の実施の形態について、図 5及び図 6を参照して説明する。図 5は、 第 2の実施の形態に係るメモリ'モジュールの構成例を示す図、図 6は、メモリ'チップ の構成例を示すブロック図である。図 5及び図 6において、図 2及び図 3と同一部分に は同一符号を付してある。図 5及び図 6は、本発明のメモリ装置の一例であって、本 発明が図 5及び図 6に示す構成に限定されるものではない。
[0048] この実施の形態のメモリ'モジュール 100では、図 5に示すように、各メモリ'チップ 2 01〜20Nのそれぞれに、変動情報記憶部としてのコントロール 'レジスタ 220と、固 定情報記憶部としての SPD記憶部 222とを設置したものである。この場合、 SPD記 憶部 222には、固定制御情報として例えば、メモリに関する種々のパラメータとして例 えば、 CASレイテンシィ、ノ ーストレングス、アディティブレイテンシィ等が記憶される 。また、コントロール 'レジスタ 220には、 SPD記憶部 222から読み出された固定制御 情報として例えば、 CASレイテンシィ等のパラメータが記憶される。
[0049] そして、この場合、図 6に示すように、各メモリ'チップ 201〜20Nには、コントロール
'レジスタ 220に SPD記憶部 222が併置され、それぞれが入出力回路 280に接続さ れ、 SPD記憶部 222から読み出された固定制御情報が入出力回路 280を通して外 部に出力され、又は、コントロール 'レジスタ 220に記憶される。このコントロール 'レジ スタ 220に記憶された制御情報によって、メモリ'マトリクス 211〜214の機能や動作 が決定される。
[0050] その他の動作や機能は、第 1の実施の形態と同様であるので、その説明を省略す る。
[0051] 〔第 3の実施の形態〕
[0052] 本発明の第 3の実施の形態について、図 7及び図 8を参照して説明する。図 7は、 第 3の実施の形態に係るパーソナルコンピュータ（PC)の構成例を示す図、図 8は、 記憶部の格納情報の書込み又は読出し処理の処理手順を示すフローチャートであ る。図 7において、図 2又は図 5と同一部分には同一符号を付してある。
[0053] この PC300は、メモリ ·モジュール 100を備える電子機器の一例であって、メモリ ·モ ジュール 100のメモリ'チップ 201〜20Nにある各コントロール 'レジスタ 220の格納 情報をアドレス情報に基づいて読み書き可能に構成されている。
[0054] この PC300には、 CPU (Central Processing Unit ) 302力設置され、この CPU302 には、バス 304を介してノースブリッジ（チップ'セット） 306が接続され、ノースブリッジ 306にはメモリ'モジュール 100が接続されているとともに、サウスブリッジ 308を介し て入出力（IZO)インタフェース部 310が接続されている。ノースブリッジ 306は、 CP U302とメモリ'モジュール 100とのデータの受渡しを行う手段であり、サウスブリッジ 3 08は、 CPU302と IZOインタフェース部 310との間でデータの受渡しを行う手段で ある。
[0055] メモリ'モジュール 100は、既述した通り（図 2及び図 3、又は図 5及び図 6)の構成を 備えており、同一符号を付してその説明を省略する。
[0056] そして、サウスブリッジ 308と ΙΖΟインタフェース部 310との間に介在させたバス 31 2には、不揮発性メモリ等で構成される記憶部 314が接続され、この記憶部 314には 、 BIOS (Basic Input/Output System) 316や、メモリ'モジュール 100のコントロール •レジスタ 220にある規格情報及び Z又は機能情報等の制御情報の書込み又は書 換えを行うためのメモリ'モジュール処理プログラム 318が格納されている。メモリ'モ ジュール処理プログラム 318は、ハードディスク装置 (HDD)等の不揮発性メモリで構 成される記憶装置 320に格納されているオペレーションシステム（OS)で実行可能と すればよい。また、入出力インタフェース部 310には、入出力装置として例えば、キー ボードや図示しな 、表示装置 322が接続されて 、る。
[0057] 斯カる構成において、メモリ'モジュール 100の制御情報の書込み又は書換えにつ いて、図 8を参照して説明する。図 8は、その処理手順を示すフローチャートである。
[0058] 通常のメモリアクセスはメモリのアドレスに対して成される力 制御情報であるパラメ ータのリードやライトに当たっては、メモリ'コントローラであるノースブリッジ 306にある コマンドレジスタに対するパラメータ情報のリードやライト等のためのアドレスに対し、 また、パラメータのリード等のためにデータレジスタのアドレスに対してアクセスが成さ れる。
[0059] メモリの初期化の手順は、先ず、コマンド (パラメータ情報のリード）のライトが行われ
(ステップ S1)、続いてパラメータ情報のリード (ステップ S2)が行われる。次に、コマン ド (パラメータ情報のライト）のライトが行われ (ステップ S3)、この処理を終了する。こ の結果、メモリ'モジュール 100のコントロール 'レジスタ 220には、規格や機能を表す 制御情報が書き込まれ、又はそれを更新することができる。
[0060] 〔第 4の実施の形態〕
[0061] 本発明の第 4の実施の形態について、図 9を参照して説明する。図 9は、第 4の実 施の形態に係るメモリ'カードの構成例を示す図である。図 9において、図 2又は図 3 と同一部分には同一符号を付してある。
[0062] このメモリ'カード 400は、既述のメモリ'モジュール 100の具体的な実施例であって 、回路基板 402にはマザ一ボード側のソケットに挿入されて電気的な接続を図るコネ クタ咅404、 406力 S形成され、コネクタ咅404佃 Jには 4糸且のメモジ，チップ 411、 412、 4 13、 414、コネクタ部 406佃 Jには 4糸且のメモリ'チップ 421、 422、 423、 424力 ^搭載さ れている。各メモリ'チップ 411〜414、 421〜424は、既述の通りのメモリ'マトリクス 211〜214及びコントロール 'レジスタ 220が搭載されている。この場合、コントロール 'レジスタ 220ととも〖こ、 SPD記憶部 222を併置する構成としてもよい。
[0063] このようなメモリ'カード 400によれば、既述した通り、異なる規格や機能で個別に使 用することができ、極めて融通性の高いメモリ装置を構成でき、規格や機能を変更し 、使用環境に対応できる等、メモリとしての最適化や互換性を高めることができる。
[0064] 〔第 5の実施の形態〕
[0065] 本発明の第 5の実施の形態について、図 10を参照して説明する。図 10は、第 5の 実施の形態に係る回路基板の構成例を示す図である。図 10において、図図 7又は 図 9と同一部分には同一符号を付してある。
[0066] この回路基板 500には、既述のメモリ'モジュール 100を搭載したメモリ'カード 400 を装着するためのメモリ'スロット 502が搭載されているとともに、ノースブリッジ 306が 搭載されている。ノースブリッジ 306とメモリ'スロット 502とはバスによって接続され、 データの授受が可能である。
[0067] このような回路基板 500によれば、メモリ'カード 400に搭載されているコントロール' レジスタ 220の制御情報を書込み、融通性の高 、メモリアクセスを実現することがで きる。
[0068] 〔その他の実施の形態等〕
[0069] 上記実施の形態の変形例や特徴事項等について、以下に列挙する。
[0070] (1)上記実施の形態に記載の通り、メモリ'モジュール 100がメモリインタフェースの 機能をカバーしており、高度な互換性の維持が図られる。この場合、互換の維持とは 、例えばメモリ'チップを搭載したモジュールが永続的に使用することができるという ,s (？ある。
[0071] (2)メモリ'チップ 201〜20Nのコントロール 'レジスタ 220には、プログラムによる判 定機能を持たせることが可能である。その場合、インタフェースのタイミングが世代に よって異なる場合、制御用インタフェースを別に持たせて、それによつて識別する方 法を用いてもよい。
[0072] (3)上記実施の形態では、メモリ装置の適用例である電子機器として、 PC300を例 示したが、本発明は、 PC機能を持つテレビ装置、サーバ装置、電話装置等に広く用 いることがでさる。
[0073] 以上述べたように、本発明の最も好ましい実施の形態等について説明したが、本発 明は、上記記載に限定されるものではなぐ請求の範囲に記載され、又は明細書に 開示された発明の要旨に基づき、当業者において様々な変形や変更が可能である ことは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもな い。
産業上の利用可能性
[0074] 本発明は、メモリ'チップの内部にメモリ'チップの制御情報を格納するコントロール
'レジスタ等の記憶部を備え、メモリ'チップ単位で用いることができ、仕様変更等の 環境変化にメモリ'チップを対応させることができ、メモリの融通性、最適化又は互換 性を高めることができ、有用である。

Claims

請求の範囲
[1] 単一又は複数のメモリ ·チップを備えるメモリ装置であって、
前記メモリ'チップに関する制御情報を記憶する記憶部を前記メモリ'チップ内に備 え、該記憶部の前記制御情報の書込み又は読出しを可能にしたことを特徴とするメ モリ装置。
[2] 請求の範囲 1のメモリ装置において、
前記記憶部はコントロール 'レジスタで構成したことを特徴とするメモリ装置。
[3] 請求の範囲 1のメモリ装置において、
前記メモリ ·チップは、単一又は複数のメモリ 'マトリクスを備えることを特徴とするメ モリ装置。
[4] 請求の範囲 1のメモリ装置において、
前記メモリ'チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を 前記メモリ ·チップ内に備えることを特徴とするメモリ装置。
[5] 請求の範囲 4のメモリ装置において、
前記固定情報記憶部にある前記固定情報を前記メモリ'チップ内の前記記憶部に 転送可能にしたことを特徴とするメモリ装置。
[6] 単一又は複数のメモリ ·チップを備えるメモリ装置の制御方法であって、
前記メモリ'チップに関する制御情報を記憶する記憶部に、前記制御情報の書込 み又は読出しをするステップを含むことを特徴とするメモリ装置の制御方法。
[7] コンピュータにより実行されるメモリ装置の制御プログラムであって、
メモリ'チップの記憶部に、制御情報の書込み又は読出しをするステップを、前記コ ンピュータに実行させるためのメモリ装置の制御プログラム。
[8] 単一又は複数のメモリ'チップを備えるメモリ'カードであって、
前記メモリ'チップに関する制御情報を記憶する記憶部を前記メモリ'チップ内に備 え、該記憶部の前記制御情報の書込み又は読出しを可能にしたことを特徴とするメ モリ'カード。
[9] 請求の範囲 8のメモリ'カードにおいて、
前記記憶部はコントロール 'レジスタで構成したことを特徴とするメモリ'カード。
[10] 請求の範囲 8のメモリ'カードにおいて、
前記メモリ ·チップは、単一又は複数のメモリ 'マトリクスを備えることを特徴とするメ モリ'カード。
[11] 請求の範囲 8のメモリ'カードにおいて、
前記メモリ'チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を 前記メモリ'チップ内に備えることを特徴とするメモリ'カード。
[12] 請求の範囲 11のメモリ'カードにおいて、
前記固定情報記憶部にある前記固定情報を前記記憶部に転送可能にしたことを 特徴とするメモリ'カード。
[13] 単一又は複数のメモリ'チップを備えるメモリ装置が搭載される回路基板であって、 前記メモリ'チップに関する制御情報を記憶する記憶部を前記メモリ'チップ内に備 え、該記憶部の前記制御情報の書込み又は読出しを可能にしたことを特徴とする回 路基板。
[14] 請求の範囲 8、 9、 10、 11又は 12のメモリ'カードを装着するスロットを備えることを 特徴とする回路基板。
[15] 請求の範囲 1、 2、 3、 4又は 5のメモリ装置を用いたことを特徴とする電子機器。
[16] 請求の範囲 8、 9、 10、 11又は 12のメモリ'カードを用いたことを特徴とする電子機
¾5o
PCT/JP2006/306892 2006-03-31 2006-03-31 メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 WO2007116486A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
EP06730840A EP2003568B1 (en) 2006-03-31 2006-03-31 Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment
PCT/JP2006/306892 WO2007116486A1 (ja) 2006-03-31 2006-03-31 メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
JP2008509637A JPWO2007116486A1 (ja) 2006-03-31 2006-03-31 メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
CN2006800539256A CN101401078B (zh) 2006-03-31 2006-03-31 存储装置、其控制方法、存储卡、电路基板以及电子设备
KR1020087022868A KR101006410B1 (ko) 2006-03-31 2006-03-31 메모리 장치, 메모리 카드, 회로 기판 및 전자 기기
US12/242,027 US8159886B2 (en) 2006-03-31 2008-09-30 Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/306892 WO2007116486A1 (ja) 2006-03-31 2006-03-31 メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/242,027 Continuation US8159886B2 (en) 2006-03-31 2008-09-30 Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment

Publications (1)

Publication Number Publication Date
WO2007116486A1 true WO2007116486A1 (ja) 2007-10-18

Family

ID=38580795

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/306892 WO2007116486A1 (ja) 2006-03-31 2006-03-31 メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器

Country Status (6)

Country Link
US (1) US8159886B2 (ja)
EP (1) EP2003568B1 (ja)
JP (1) JPWO2007116486A1 (ja)
KR (1) KR101006410B1 (ja)
CN (1) CN101401078B (ja)
WO (1) WO2007116486A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010086647A (ja) * 2008-10-02 2010-04-15 Hynix Semiconductor Inc フラグ信号生成回路及び半導体メモリ装置
JP2010086646A (ja) * 2008-10-02 2010-04-15 Hynix Semiconductor Inc コマンド生成回路及び半導体メモリ装置
JP2012248134A (ja) * 2011-05-31 2012-12-13 Ricoh Co Ltd メモリシステム、メモリ制御方法及びメモリ制御プログラム
US8614920B2 (en) 2012-04-02 2013-12-24 Winbond Electronics Corporation Method and apparatus for logic read in flash memory
JP2014071914A (ja) * 2012-09-27 2014-04-21 Huabang Electronic Co Ltd フラッシュメモリ装置およびメモリ装置の操作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2928005B1 (fr) * 2008-02-22 2011-04-22 Adacsys Dispositif et procede d'observation et d'exploitation de signaux internes d'un systeme programmable.
KR101987426B1 (ko) 2012-09-07 2019-09-30 삼성전자주식회사 불휘발성 메모리 모듈, 불휘발성 메모리 모듈을 포함하는 메모리 시스템, 그리고 불휘발성 메모리 모듈의 제어 방법
KR20210031266A (ko) 2019-09-11 2021-03-19 삼성전자주식회사 인터페이스 회로, 메모리 장치, 저장 장치 및 메모리 장치의 동작 방법
CN113051199A (zh) 2019-12-26 2021-06-29 阿里巴巴集团控股有限公司 数据传输方法及装置

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04248641A (ja) * 1991-02-05 1992-09-04 Sanyo Electric Co Ltd メモリ制御装置
JPH04325993A (ja) * 1991-04-26 1992-11-16 Canon Inc メモリカード
JPH06208515A (ja) 1992-10-14 1994-07-26 Bull Hn Inf Syst Inc メモリー・カード
JPH07169271A (ja) 1993-12-10 1995-07-04 Mitsubishi Electric Corp 半導体記憶装置、クロック同期型半導体装置および出力回路
JPH08124380A (ja) 1994-10-20 1996-05-17 Hitachi Ltd 半導体メモリ及び半導体メモリアクセス方法
JPH096722A (ja) 1995-06-06 1997-01-10 Hewlett Packard Co <Hp> コンピュータ・システム
JPH09507325A (ja) 1994-01-11 1997-07-22 アドバンスド リスク マシーンズ リミテッド データメモリ及びプロセッサバス
JPH09259582A (ja) 1996-03-19 1997-10-03 Fujitsu Ltd モードレジスタ制御回路およびこれを有する半導体装置
JPH1173368A (ja) * 1997-08-28 1999-03-16 Seiko Epson Corp メモリモジュール、情報処理装置の制御方法および記録媒体
JPH11328975A (ja) 1998-03-13 1999-11-30 Cypress Semiconductor Corp 読み取り／書き込みアドレスバスを有するランダムアクセスメモリ並びに同メモリへの書き込み及び同メモリからの読み取り方法
JP2000194598A (ja) * 1998-12-25 2000-07-14 Toshiba Corp 半導体集積回路装置
JP2002063791A (ja) 2000-08-21 2002-02-28 Mitsubishi Electric Corp 半導体記憶装置およびメモリシステム
JP2003023349A (ja) * 2001-07-05 2003-01-24 Toshiba Corp 半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置
JP2004110785A (ja) 2002-09-13 2004-04-08 Arm Ltd メモリコントローラ
JP2005196486A (ja) 2004-01-07 2005-07-21 Hitachi Ltd データ通信装置及びそれを用いたコントローラ
JP2005322251A (ja) * 2004-05-08 2005-11-17 Samsung Electronics Co Ltd 選択的なモードレジスタセットの命令と関連したメモリモジュールを支援する集積回路メモリ装置、メモリコントローラ及び方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775361A (en) 1980-10-27 1982-05-11 Nec Corp Error detection and correction circuit
JP3512442B2 (ja) 1993-08-31 2004-03-29 富士通株式会社 記憶装置の試験用エラー発生制御装置
JP3301047B2 (ja) * 1993-09-16 2002-07-15 株式会社日立製作所 半導体メモリシステム
US5438536A (en) * 1994-04-05 1995-08-01 U.S. Robotics, Inc. Flash memory module
JPH08194658A (ja) * 1995-01-17 1996-07-30 Hitachi Ltd マイクロコンピュータシステム
JPH11273370A (ja) * 1998-03-25 1999-10-08 Mitsubishi Electric Corp Ｉｃメモリ
ATE229677T1 (de) * 1999-06-04 2002-12-15 Udekem D Acoz Xavier Guy Ber D Speicherkarte
JP2001084754A (ja) * 1999-09-16 2001-03-30 Mitsubishi Electric Corp 半導体集積回路および当該半導体集積回路を備えるメモリモジュール
US6785764B1 (en) * 2000-05-11 2004-08-31 Micron Technology, Inc. Synchronous flash memory with non-volatile mode register
US6314049B1 (en) * 2000-03-30 2001-11-06 Micron Technology, Inc. Elimination of precharge operation in synchronous flash memory
JP2001351398A (ja) 2000-06-12 2001-12-21 Nec Corp 記憶装置
US6691204B1 (en) * 2000-08-25 2004-02-10 Micron Technology, Inc. Burst write in a non-volatile memory device
JP2002342164A (ja) * 2001-05-22 2002-11-29 Hitachi Ltd 記憶装置及びデータ処理装置並びに記憶部制御方法
DE10126610B4 (de) * 2001-05-31 2007-11-29 Infineon Technologies Ag Speichermodul und Verfahren zum Testen eines Halbleiterchips
US7102958B2 (en) * 2001-07-20 2006-09-05 Samsung Electronics Co., Ltd. Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
JP2003036697A (ja) 2001-07-25 2003-02-07 Mitsubishi Electric Corp 半導体メモリのテスト回路および半導体メモリデバイス
JP3940713B2 (ja) 2003-09-01 2007-07-04 株式会社東芝 半導体装置
JP4292977B2 (ja) 2003-12-17 2009-07-08 富士通株式会社 メモリ試験機能付きコントローラ及びコンピュータ
US7099221B2 (en) * 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
JP2006031512A (ja) * 2004-07-20 2006-02-02 Sony Corp メモリカード、メモリカードの通信制御方法、電子機器並びに無線通信システム
JP4386811B2 (ja) * 2004-08-19 2009-12-16 日本圧着端子製造株式会社 メモリカード用ソケット
US20070277016A1 (en) * 2006-05-27 2007-11-29 Gerhard Risse Methods and apparatus related to memory modules

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04248641A (ja) * 1991-02-05 1992-09-04 Sanyo Electric Co Ltd メモリ制御装置
JPH04325993A (ja) * 1991-04-26 1992-11-16 Canon Inc メモリカード
JPH06208515A (ja) 1992-10-14 1994-07-26 Bull Hn Inf Syst Inc メモリー・カード
JPH07169271A (ja) 1993-12-10 1995-07-04 Mitsubishi Electric Corp 半導体記憶装置、クロック同期型半導体装置および出力回路
JPH09507325A (ja) 1994-01-11 1997-07-22 アドバンスド リスク マシーンズ リミテッド データメモリ及びプロセッサバス
JPH08124380A (ja) 1994-10-20 1996-05-17 Hitachi Ltd 半導体メモリ及び半導体メモリアクセス方法
JPH096722A (ja) 1995-06-06 1997-01-10 Hewlett Packard Co <Hp> コンピュータ・システム
JPH09259582A (ja) 1996-03-19 1997-10-03 Fujitsu Ltd モードレジスタ制御回路およびこれを有する半導体装置
JPH1173368A (ja) * 1997-08-28 1999-03-16 Seiko Epson Corp メモリモジュール、情報処理装置の制御方法および記録媒体
JPH11328975A (ja) 1998-03-13 1999-11-30 Cypress Semiconductor Corp 読み取り／書き込みアドレスバスを有するランダムアクセスメモリ並びに同メモリへの書き込み及び同メモリからの読み取り方法
JP2000194598A (ja) * 1998-12-25 2000-07-14 Toshiba Corp 半導体集積回路装置
JP2002063791A (ja) 2000-08-21 2002-02-28 Mitsubishi Electric Corp 半導体記憶装置およびメモリシステム
JP2003023349A (ja) * 2001-07-05 2003-01-24 Toshiba Corp 半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置
JP2004110785A (ja) 2002-09-13 2004-04-08 Arm Ltd メモリコントローラ
JP2005196486A (ja) 2004-01-07 2005-07-21 Hitachi Ltd データ通信装置及びそれを用いたコントローラ
JP2005322251A (ja) * 2004-05-08 2005-11-17 Samsung Electronics Co Ltd 選択的なモードレジスタセットの命令と関連したメモリモジュールを支援する集積回路メモリ装置、メモリコントローラ及び方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
NAONO N. ET AL.: "Kosoku Digital System Sekkeiho Shosetsu", 15 October 2001, NIKKEI BUSINESS PUBLICATIONS, INC., pages: 311 - 324, XP003018507 *
See also references of EP2003568A4

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010086647A (ja) * 2008-10-02 2010-04-15 Hynix Semiconductor Inc フラグ信号生成回路及び半導体メモリ装置
JP2010086646A (ja) * 2008-10-02 2010-04-15 Hynix Semiconductor Inc コマンド生成回路及び半導体メモリ装置
US8817556B2 (en) 2008-10-02 2014-08-26 Hynix Semiconductor Inc. Command generation circuit and semiconductor memory device
JP2012248134A (ja) * 2011-05-31 2012-12-13 Ricoh Co Ltd メモリシステム、メモリ制御方法及びメモリ制御プログラム
US8614920B2 (en) 2012-04-02 2013-12-24 Winbond Electronics Corporation Method and apparatus for logic read in flash memory
JP2014071914A (ja) * 2012-09-27 2014-04-21 Huabang Electronic Co Ltd フラッシュメモリ装置およびメモリ装置の操作方法

Also Published As

Publication number Publication date
US20090021991A1 (en) 2009-01-22
EP2003568A4 (en) 2009-05-20
KR101006410B1 (ko) 2011-01-10
US8159886B2 (en) 2012-04-17
EP2003568A1 (en) 2008-12-17
JPWO2007116486A1 (ja) 2009-08-20
KR20080095301A (ko) 2008-10-28
CN101401078B (zh) 2012-07-04
EP2003568B1 (en) 2012-02-22
CN101401078A (zh) 2009-04-01

Similar Documents

Publication Publication Date Title
KR101019443B1 (ko) 메모리 장치, 그 에러 정정의 지원 방법, 그 지원 프로그램을 저장한 컴퓨터로 판독가능한 기록매체, 메모리 카드, 회로 기판 및 전자 기기
EP2025001B1 (en) Hybrid memory device with single interface
JP4989872B2 (ja) 半導体記憶装置および演算処理装置
US8185685B2 (en) NAND flash module replacement for DRAM module
WO2007116486A1 (ja) メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
US6895474B2 (en) Synchronous DRAM with selectable internal prefetch size
US20090157983A1 (en) Method and apparatus for using a variable page length in a memory
US7840744B2 (en) Rank select operation between an XIO interface and a double data rate interface
KR20170060739A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
WO2007116483A1 (ja) メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
US20210349839A1 (en) Multi-ported nonvolatile memory device with bank allocation and related systems and methods
US20230273668A1 (en) Semiconductor memory device, electronic device and method for setting the same
US20180196616A1 (en) Memory device and memory module
US20090164728A1 (en) Semiconductor memory device and system using semiconductor memory device
WO2007116484A1 (ja) メモリ装置、そのインタフェース回路、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
JP2012018700A (ja) 演算処理装置、および記憶システム

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 06730840

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2008509637

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 1020087022868

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 200680053925.6

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2006730840

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE