JP3512442B2 - 記憶装置の試験用エラー発生制御装置 - Google Patents
記憶装置の試験用エラー発生制御装置Info
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- JP3512442B2 JP3512442B2 JP21634593A JP21634593A JP3512442B2 JP 3512442 B2 JP3512442 B2 JP 3512442B2 JP 21634593 A JP21634593 A JP 21634593A JP 21634593 A JP21634593 A JP 21634593A JP 3512442 B2 JP3512442 B2 JP 3512442B2
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Description
【０００１】
【産業上の利用分野】本発明は記憶装置の試験用エラー
発生制御装置に係り、特に、記憶装置の任意のアドレス
に固定障害や間欠障害と同様のエラーを発生させる記憶
装置の試験用エラー発生制御装置に関する。
発生制御装置に係り、特に、記憶装置の任意のアドレス
に固定障害や間欠障害と同様のエラーを発生させる記憶
装置の試験用エラー発生制御装置に関する。
【０００２】
【従来の技術】近年、記憶装置は複数の装置に接続され
て、これらの複数の装置から共通に使用されるものとし
てアクセスされものが多い。また、データベース情報や
トランザクションログを残し、信頼性を向上させるため
記憶装置を二重化することも多い。
て、これらの複数の装置から共通に使用されるものとし
てアクセスされものが多い。また、データベース情報や
トランザクションログを残し、信頼性を向上させるため
記憶装置を二重化することも多い。
【０００３】このため二重化した記憶装置に障害が発生
した場合に記憶装置を切り換えるためのハードウェアや
ソフトウェアに各種の機構や機能が追加されている。特
に記憶装置であるＲＡＭ内の１または２ビットエラーに
関しては、ハードウェアからエラーアドレスや二重化の
情報やマシンチェックコードを送出し、ソフトウェアは
ハードウェアからの報告を基にそのアドレスを有効化
し、再度リードアクセスし、固定障害か間欠障害かを判
断するものがある。ここで、その障害が固定障害なら主
系の記憶装置を切り離し、また、間欠障害なら主系の記
憶装置を切り離し、従系を主系にしてから再度切り離し
た記憶装置を接続し、エラーアドレスを含むページを切
り離すなどの複雑な作業を行なうものとしている。
した場合に記憶装置を切り換えるためのハードウェアや
ソフトウェアに各種の機構や機能が追加されている。特
に記憶装置であるＲＡＭ内の１または２ビットエラーに
関しては、ハードウェアからエラーアドレスや二重化の
情報やマシンチェックコードを送出し、ソフトウェアは
ハードウェアからの報告を基にそのアドレスを有効化
し、再度リードアクセスし、固定障害か間欠障害かを判
断するものがある。ここで、その障害が固定障害なら主
系の記憶装置を切り離し、また、間欠障害なら主系の記
憶装置を切り離し、従系を主系にしてから再度切り離し
た記憶装置を接続し、エラーアドレスを含むページを切
り離すなどの複雑な作業を行なうものとしている。
【０００４】また、記憶装置の各アドレスにはＯＳで管
理する制御テーブルや、ユーザでアクセスするエリアが
あり、記憶装置の各アドレスによって制御が変わること
もある。そのため、これらの機能が正常に作動するかを
試験するため、記憶装置の任意のアドレスに固定障害、
または間欠障害を発生させ、これらの制御を行うソフト
ウェアやハードウェアの確認を行うことが必要となる。
理する制御テーブルや、ユーザでアクセスするエリアが
あり、記憶装置の各アドレスによって制御が変わること
もある。そのため、これらの機能が正常に作動するかを
試験するため、記憶装置の任意のアドレスに固定障害、
または間欠障害を発生させ、これらの制御を行うソフト
ウェアやハードウェアの確認を行うことが必要となる。
【０００５】
【発明が解決しようとする課題】これまで、上述したこ
れらの機能を確認するためには、スキャンインやバック
パネルからのタイアップなどで障害を発生させること等
を行うものとしていたが、このような手段では記憶装置
内のＲＡＭ内の任意のアドレスに障害を発生させたり、
任意の回数の障害を発生させることは困難である。
れらの機能を確認するためには、スキャンインやバック
パネルからのタイアップなどで障害を発生させること等
を行うものとしていたが、このような手段では記憶装置
内のＲＡＭ内の任意のアドレスに障害を発生させたり、
任意の回数の障害を発生させることは困難である。
【０００６】また装置を停止して、シングルクロックで
ライトタイミングにライトデータレジスタを書き換えよ
うとしても、システムには、装置間で互いに生存確認が
行われ、障害を発生させようと停止した装置を他装置か
ら数秒間でシステム構成から切離す「ホットスタンバイ
機能」があり、この方法でも二重化された記憶装置を有
するシステムの試験を行うことはできない。
ライトタイミングにライトデータレジスタを書き換えよ
うとしても、システムには、装置間で互いに生存確認が
行われ、障害を発生させようと停止した装置を他装置か
ら数秒間でシステム構成から切離す「ホットスタンバイ
機能」があり、この方法でも二重化された記憶装置を有
するシステムの試験を行うことはできない。
【０００７】また全装置を停止することが可能であった
としても、アクセス発生元と記憶装置がクロック同期し
ていない場合があり、シングルクロックによるアクセス
も不可能となってきている。また、記憶装置内の特定ア
ドレスにエラーを発生する方法として、間欠障害の時は
装置を停止し、メモリーアクセスをシングルクロックに
よって実行しＲＡＭに書き込むタイミングでライトデー
ターレジスタの内容をスキャンインで反転させていた。
しかしこの方法では障害は１回のみしか発生できない。
としても、アクセス発生元と記憶装置がクロック同期し
ていない場合があり、シングルクロックによるアクセス
も不可能となってきている。また、記憶装置内の特定ア
ドレスにエラーを発生する方法として、間欠障害の時は
装置を停止し、メモリーアクセスをシングルクロックに
よって実行しＲＡＭに書き込むタイミングでライトデー
ターレジスタの内容をスキャンインで反転させていた。
しかしこの方法では障害は１回のみしか発生できない。
【０００８】このように、１または２ビットエラーを任
意のアドレス、固定のアドレスに発生させソフトウェア
やハードウェアのＲＡＳ機能をデバッグするのは困難に
なってきている。このため、システムの開発作業を早め
るため、記憶装置のＲＡＭ内における１または２ビット
エラーを任意のアドレスに装置を停止させることなく発
生させることが要求されている。
意のアドレス、固定のアドレスに発生させソフトウェア
やハードウェアのＲＡＳ機能をデバッグするのは困難に
なってきている。このため、システムの開発作業を早め
るため、記憶装置のＲＡＭ内における１または２ビット
エラーを任意のアドレスに装置を停止させることなく発
生させることが要求されている。
【０００９】本発明はこのような点に鑑みて創作された
ものであって、記憶装置にアクセスしている装置を停止
することなく、記憶装置内の任意のアドレスに固定障害
や間欠障害を発生させることができる記憶装置の試験用
エラー発生制御装置を提供することを目的とする。
ものであって、記憶装置にアクセスしている装置を停止
することなく、記憶装置内の任意のアドレスに固定障害
や間欠障害を発生させることができる記憶装置の試験用
エラー発生制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めの第１の手段は、図1に示すように、記憶装置の試験
用エラー発生制御装置を、外部から指定され、障害を指
定回数発生させる間欠障害か固定障害かを指示し、１ま
たは２ビットエラーのいずれかを指示するエラー発生条
件、及びどのアドレスをエラーとするかを指定するエラ
ー発生アドレスを格納するエラー条件アドレス設定部１
と、他装置が指定した書き込みアドレスと書き込みデー
タを格納するアドレスデータ設定部２と、上記エラー発
生アドレスと上記書き込みアドレスとを比較して一致信
号を発生するアドレス比較部３と、上記エラー発生状況
に従ってエラー発生条件を制御するエラー条件制御部４
と、アドレスが一致した時にエラー発生条件に従って書
き込みデータのビットを上記指示された１または２ビッ
ト反転させてデータ格納部５に格納するデータ反転部６
とを有し、外部からの指定に従って、データ格納部５に
エラーデータを書き込むようにした。
めの第１の手段は、図1に示すように、記憶装置の試験
用エラー発生制御装置を、外部から指定され、障害を指
定回数発生させる間欠障害か固定障害かを指示し、１ま
たは２ビットエラーのいずれかを指示するエラー発生条
件、及びどのアドレスをエラーとするかを指定するエラ
ー発生アドレスを格納するエラー条件アドレス設定部１
と、他装置が指定した書き込みアドレスと書き込みデー
タを格納するアドレスデータ設定部２と、上記エラー発
生アドレスと上記書き込みアドレスとを比較して一致信
号を発生するアドレス比較部３と、上記エラー発生状況
に従ってエラー発生条件を制御するエラー条件制御部４
と、アドレスが一致した時にエラー発生条件に従って書
き込みデータのビットを上記指示された１または２ビッ
ト反転させてデータ格納部５に格納するデータ反転部６
とを有し、外部からの指定に従って、データ格納部５に
エラーデータを書き込むようにした。
【００１１】また、本発明の第２の手段は、図２に示す
ように、記憶装置の試験用エラー発生制御装置を、外部
から指定され、障害を指定回数発生させる間欠障害か固
定障害かを指示し、１または２ビットエラーのいずれか
を指示するエラー発生条件、及びどのアドレスをエラー
とするかを指定するエラー発生アドレスを格納するエラ
ー条件アドレス設定部１１と、他装置が指定した読み出
しアドレスを格納するアドレス設定部１２と、上記エラ
ー発生アドレスと上記読み出しアドレスとを比較して一
致信号を発生するアドレス比較部１３と、上記エラー発
生状況に従ってエラー条件を制御するエラー条件制御部
１４と、アドレスが一致した時にエラー発生条件に従っ
てデータ格納部１５から読み出したデータのビットを上
記指示された１または２ビット反転させて出力するデー
タ反転部１６とを有し、外部からの指定に従って、デー
タ格納部１５に読み出しエラーを発生するようにした。
ように、記憶装置の試験用エラー発生制御装置を、外部
から指定され、障害を指定回数発生させる間欠障害か固
定障害かを指示し、１または２ビットエラーのいずれか
を指示するエラー発生条件、及びどのアドレスをエラー
とするかを指定するエラー発生アドレスを格納するエラ
ー条件アドレス設定部１１と、他装置が指定した読み出
しアドレスを格納するアドレス設定部１２と、上記エラ
ー発生アドレスと上記読み出しアドレスとを比較して一
致信号を発生するアドレス比較部１３と、上記エラー発
生状況に従ってエラー条件を制御するエラー条件制御部
１４と、アドレスが一致した時にエラー発生条件に従っ
てデータ格納部１５から読み出したデータのビットを上
記指示された１または２ビット反転させて出力するデー
タ反転部１６とを有し、外部からの指定に従って、デー
タ格納部１５に読み出しエラーを発生するようにした。
【００１２】
【００１３】
【００１４】
【作用】本発明の第1の手段によれば、外部はエラー発
生条件、エラー発生アドレスを指定しエラー条件アドレ
ス設定部１に格納する。他装置は書き込みアドレスと書
き込みデータを指定し、アドレスデータ設定部２に格納
する。アドレス比較部３は上記エラー発生アドレスと上
記書き込みアドレスとを比較して一致信号を発生し、エ
ラー条件制御部４は上記エラー発生状況に従ってエラー
発生条件を制御しつつ、データ反転部６はアドレスが一
致した時にエラー発生条件に従って書き込みデータのビ
ットを反転させデータ格納部５に格納する。
生条件、エラー発生アドレスを指定しエラー条件アドレ
ス設定部１に格納する。他装置は書き込みアドレスと書
き込みデータを指定し、アドレスデータ設定部２に格納
する。アドレス比較部３は上記エラー発生アドレスと上
記書き込みアドレスとを比較して一致信号を発生し、エ
ラー条件制御部４は上記エラー発生状況に従ってエラー
発生条件を制御しつつ、データ反転部６はアドレスが一
致した時にエラー発生条件に従って書き込みデータのビ
ットを反転させデータ格納部５に格納する。
【００１５】従って、記憶装置の任意のアドレスに、指
定した条件で反転したエラー信号を書き込むことがで
き、当該エラーデータを読みだすことにより、エラー発
生時のシステムの試験を行うことができる。本発明の第
２の手段によれば、外部はエラー発生条件、エラー発生
アドレスを指定し、エラー条件アドレス設定部１１に格
納する。他装置は書き込みアドレスと書き込みデータを
指定し、アドレスデータ設定部１２に格納する。アドレ
ス比較部１３は上記エラー発生アドレスと上記書き込み
アドレスとを比較して一致信号を発生し、エラー条件制
御部１４は上記エラー発生状況に従ってエラー発生条件
を制御しつつ、データ反転部１６はアドレスが一致した
時にエラー発生条件に従ってデータ格納部１５から読み
取ったデータのビットを反転させて出力する。
定した条件で反転したエラー信号を書き込むことがで
き、当該エラーデータを読みだすことにより、エラー発
生時のシステムの試験を行うことができる。本発明の第
２の手段によれば、外部はエラー発生条件、エラー発生
アドレスを指定し、エラー条件アドレス設定部１１に格
納する。他装置は書き込みアドレスと書き込みデータを
指定し、アドレスデータ設定部１２に格納する。アドレ
ス比較部１３は上記エラー発生アドレスと上記書き込み
アドレスとを比較して一致信号を発生し、エラー条件制
御部１４は上記エラー発生状況に従ってエラー発生条件
を制御しつつ、データ反転部１６はアドレスが一致した
時にエラー発生条件に従ってデータ格納部１５から読み
取ったデータのビットを反転させて出力する。
【００１６】従って、記憶装置の任意のアドレスから、
指定した条件で反転したエラー信号を読み出すことがで
き、エラー発生時のシステムの試験を行うことができ
る。
指定した条件で反転したエラー信号を読み出すことがで
き、エラー発生時のシステムの試験を行うことができ
る。
【００１７】
【実施例】以下、本発明に係る記憶装置の試験用エラー
発生制御装置の実施例を図面に基づいて説明する。図３
は本発明に係る記憶装置の試験用エラー発生制御装置の
第１の実施例を示すものである。本実施例は上述した第
１及び第３の手段に対応するものである。即ち、本実施
例に係る記憶装置の試験用エラー発生制御装置はデータ
格納部であるアレイへのデータ書込時に指定したアドレ
スに１または２ビットのデータが反転したエラーデータ
を間欠的あるいは固定的に書き込むものである。
発生制御装置の実施例を図面に基づいて説明する。図３
は本発明に係る記憶装置の試験用エラー発生制御装置の
第１の実施例を示すものである。本実施例は上述した第
１及び第３の手段に対応するものである。即ち、本実施
例に係る記憶装置の試験用エラー発生制御装置はデータ
格納部であるアレイへのデータ書込時に指定したアドレ
スに１または２ビットのデータが反転したエラーデータ
を間欠的あるいは固定的に書き込むものである。
【００１８】本実施例では記憶装置の試験用エラー発生
制御装置は当該装置の外部から、例えばサービスプロセ
ッサ（ＳＶＰ）が指定したエラー発生条件、エラー発生
アドレスを格納するエラー条件アドレス設定部としての
エラー制御レジスタ２１と、他装置が指定した書き込み
アドレスと書き込みデータを格納するアドレスデータ設
定部としてのライトデータレジスタ２２、アドレスレジ
スタ２３及び書き込み許可信号（ＷＥ）レジスタ２４
と、上記エラー発生アドレスと上記書き込みアドレスと
を比較して一致信号を発生するアドレス比較部としての
アドレス比較回路２５と、上記エラー発生状況に従って
エラー発生条件を制御するエラー条件制御部としてのエ
ラー発生回数比較回路２６及びエラー選択回路２７と、
アドレスが一致した時にエラー発生条件に従って書き込
みデータのビットを反転させアレイ２９に格納するデー
タ反転部としてのライトデータ反転回路２８とを有して
いる。
制御装置は当該装置の外部から、例えばサービスプロセ
ッサ（ＳＶＰ）が指定したエラー発生条件、エラー発生
アドレスを格納するエラー条件アドレス設定部としての
エラー制御レジスタ２１と、他装置が指定した書き込み
アドレスと書き込みデータを格納するアドレスデータ設
定部としてのライトデータレジスタ２２、アドレスレジ
スタ２３及び書き込み許可信号（ＷＥ）レジスタ２４
と、上記エラー発生アドレスと上記書き込みアドレスと
を比較して一致信号を発生するアドレス比較部としての
アドレス比較回路２５と、上記エラー発生状況に従って
エラー発生条件を制御するエラー条件制御部としてのエ
ラー発生回数比較回路２６及びエラー選択回路２７と、
アドレスが一致した時にエラー発生条件に従って書き込
みデータのビットを反転させアレイ２９に格納するデー
タ反転部としてのライトデータ反転回路２８とを有して
いる。
【００１９】本実施例では、エラー制御レジスタ２１
は、ＳＶＰ等から、どのアドレスをエラーとするかを指
定されるアドレスレジスタ（ＣＲ）４１と、１または２
ビットエラーいずれかを指示するエラービット指示ビッ
ト（２Ｂ）４２と、間欠障害か固定障害かを指示する固
定障害有効ビット（ＰＶ）４３、間欠障害有効ビット
（ＴＶ）４４と、間欠障害の時に何回障害を発生させる
かを指定する間欠障害発生回数指示レジスタ（ＴＣ）４
５とを有している。
は、ＳＶＰ等から、どのアドレスをエラーとするかを指
定されるアドレスレジスタ（ＣＲ）４１と、１または２
ビットエラーいずれかを指示するエラービット指示ビッ
ト（２Ｂ）４２と、間欠障害か固定障害かを指示する固
定障害有効ビット（ＰＶ）４３、間欠障害有効ビット
（ＴＶ）４４と、間欠障害の時に何回障害を発生させる
かを指定する間欠障害発生回数指示レジスタ（ＴＣ）４
５とを有している。
【００２０】これにより、エラーを発生させるアドレス
の指定、及び、障害条件として１または２ビットエラー
の指定、間欠障害か固定障害かの指定、間欠障害であれ
ば何回障害を発生させるかを指定するものとしている。
また、ライトデータレジスタ２２には他装置から指定さ
れたライトすべきデータがビット０、ビット１、ビット
２〜ビットｎまで格納され、さらにアドレスレジスタ２
３には当該データが格納されるアドレスが格納される。
の指定、及び、障害条件として１または２ビットエラー
の指定、間欠障害か固定障害かの指定、間欠障害であれ
ば何回障害を発生させるかを指定するものとしている。
また、ライトデータレジスタ２２には他装置から指定さ
れたライトすべきデータがビット０、ビット１、ビット
２〜ビットｎまで格納され、さらにアドレスレジスタ２
３には当該データが格納されるアドレスが格納される。
【００２１】アドレス比較回路２５は上記エラー制御レ
ジスタ２１のアドレスレジスタ４１が格納したアドレス
と上記他装置が指定しアドレスレジスタ２３が格納した
アドレスとを比較して、一致したときには一致信号をオ
ンとする。また、エラー選択回路２７は、２つのアンド
ゲート３０，３１を有し、上記エラービット指示レジス
タ４２の値、アドレス比較比較回路２５の一致信号と、
他装置からのライト許可信号（ＷＥ）をうけ、ライトデ
ータ反転回路２８に１または２ビットのビット反転信号
を出力する。
ジスタ２１のアドレスレジスタ４１が格納したアドレス
と上記他装置が指定しアドレスレジスタ２３が格納した
アドレスとを比較して、一致したときには一致信号をオ
ンとする。また、エラー選択回路２７は、２つのアンド
ゲート３０，３１を有し、上記エラービット指示レジス
タ４２の値、アドレス比較比較回路２５の一致信号と、
他装置からのライト許可信号（ＷＥ）をうけ、ライトデ
ータ反転回路２８に１または２ビットのビット反転信号
を出力する。
【００２２】ライトデータ反転回路２８は、上記エラー
選択回路２７からのビット反転信号を受け、上記ライト
データレジスタ２２が格納したデータのビット０及びビ
ット１の値を反転する排他的論理和（ＥＯＲ）ゲート３
２，３３を有し、指定されたビット０またはビット１の
データを反転して出力する。尚、ビット２からビットｎ
までのデータはそのままアレイに出力される。
選択回路２７からのビット反転信号を受け、上記ライト
データレジスタ２２が格納したデータのビット０及びビ
ット１の値を反転する排他的論理和（ＥＯＲ）ゲート３
２，３３を有し、指定されたビット０またはビット１の
データを反転して出力する。尚、ビット２からビットｎ
までのデータはそのままアレイに出力される。
【００２３】そして本実施例では、エラー発生回数比較
回路２６は、上記エラー制御レジスタ２１の障害発生回
数指示レジスタ４５の値と、実際の障害発生回数を計数
する障害発生計数レジスタ（ＦＣ）４６との値を比較し
て、間欠障害発生が指定されているとき、即ち間接障害
有効ビット４５が立っている場合に障害発生回数が指定
回数になったとき間欠障害有効レジスタ４５をリセット
して、エラーの発生を停止する。
回路２６は、上記エラー制御レジスタ２１の障害発生回
数指示レジスタ４５の値と、実際の障害発生回数を計数
する障害発生計数レジスタ（ＦＣ）４６との値を比較し
て、間欠障害発生が指定されているとき、即ち間接障害
有効ビット４５が立っている場合に障害発生回数が指定
回数になったとき間欠障害有効レジスタ４５をリセット
して、エラーの発生を停止する。
【００２４】尚、固定障害有効ビット４３が立っている
ときには、データの反転は固定的になされ、計数はされ
ない。また、符号３４は、固定障害有効ビット４３、間
欠障害有効ビット４４のいずれかのビットがオンのとき
に、エラー選択回路２７を作動状態とするオアゲートで
ある。従って本実施例によれば、間欠障害有効ビット４
４がオンの時、他装置からのアクセス情報を基に、書き
込み許可があるならば、アドレス比較回路２５は、先に
ＳＶＰ等より設定したアドレスレジスタ４１と他装置の
アドレスレジスタ２３と比較し、一致した時に一致信号
を発生する。
ときには、データの反転は固定的になされ、計数はされ
ない。また、符号３４は、固定障害有効ビット４３、間
欠障害有効ビット４４のいずれかのビットがオンのとき
に、エラー選択回路２７を作動状態とするオアゲートで
ある。従って本実施例によれば、間欠障害有効ビット４
４がオンの時、他装置からのアクセス情報を基に、書き
込み許可があるならば、アドレス比較回路２５は、先に
ＳＶＰ等より設定したアドレスレジスタ４１と他装置の
アドレスレジスタ２３と比較し、一致した時に一致信号
を発生する。
【００２５】ライトデータ反転回路２８はエラー選択回
路２７で指定された１または２ビットのライトデータを
反転する。すると、間欠障害発生回数計数レジスタ４６
には１が加算（＋１）され、エラー発生回数比較回路２
６は、この値と先に設定した間欠障害発生回数指示レジ
スタ４５と比較し一致すると、所定回数のエラーを発生
したものとして間欠障害有効ビット４４をリセットし
て、一連の処理は終了する。
路２７で指定された１または２ビットのライトデータを
反転する。すると、間欠障害発生回数計数レジスタ４６
には１が加算（＋１）され、エラー発生回数比較回路２
６は、この値と先に設定した間欠障害発生回数指示レジ
スタ４５と比較し一致すると、所定回数のエラーを発生
したものとして間欠障害有効ビット４４をリセットし
て、一連の処理は終了する。
【００２６】また、エラー制御レジスタの固定障害有効
ビット４３が設定されているときは、他装置からのアク
セスがライトのときに、アドレス比較回路２５が、他装
置からのアドレスと一致がとれると、装置は１または２
ビットのライトデータを障害発生回数に関係なく反転し
続ける。従って本実施例によれば、記憶装置の任意のア
ドレスに、指定した１または２ビットの反転したエラー
信号を指定した間欠障害または固定障害として書き込む
ことができ、エラー発生時のシステムの試験を行うこと
ができる。
ビット４３が設定されているときは、他装置からのアク
セスがライトのときに、アドレス比較回路２５が、他装
置からのアドレスと一致がとれると、装置は１または２
ビットのライトデータを障害発生回数に関係なく反転し
続ける。従って本実施例によれば、記憶装置の任意のア
ドレスに、指定した１または２ビットの反転したエラー
信号を指定した間欠障害または固定障害として書き込む
ことができ、エラー発生時のシステムの試験を行うこと
ができる。
【００２７】次に本発明に係る記憶装置の試験用エラー
発生制御装置の第２の実施例を説明する。図４は本実施
例に係る記憶装置の試験用エラー発生制御装置の第２の
実施例を示すものである。本実施例は、上述した第２及
び第４の手段に相当するものである。本実施例では、本
実施例に係る記憶装置の試験用エラー発生制御装置はデ
ータ格納部であるアレイからのデータ読取り時に指定し
たアドレスから１または２ビットのデータが反転したエ
ラーデータを間欠的あるいは固定的に読み出すものであ
る。
発生制御装置の第２の実施例を説明する。図４は本実施
例に係る記憶装置の試験用エラー発生制御装置の第２の
実施例を示すものである。本実施例は、上述した第２及
び第４の手段に相当するものである。本実施例では、本
実施例に係る記憶装置の試験用エラー発生制御装置はデ
ータ格納部であるアレイからのデータ読取り時に指定し
たアドレスから１または２ビットのデータが反転したエ
ラーデータを間欠的あるいは固定的に読み出すものであ
る。
【００２８】本実施例では記憶装置の試験用エラー発生
制御装置はサービスプロセッサが指定したエラー発生条
件、エラー発生アドレスを格納するエラー条件アドレス
設定部としてのエラー制御レジスタ５１と、他装置が指
定した書き込みアドレスと書き込みデータを格納するア
ドレス設定部としてのアドレスレジスタ５３及び読み出
し許可信号（ＲＥ）レジスタ５４と、上記エラー発生ア
ドレスと上記書き込みアドレスとを比較して一致信号を
発生するアドレス比較部としてのアドレス比較回路５５
と、上記エラー発生状況に従ってエラー発生条件を制御
するエラー条件制御部としてのエラー発生回数比較回路
５６及びエラー選択回路５７と、アドレスが一致した時
にアレイ５９から読み取ったデータをエラー発生条件に
従って反転させ、リードデータレジスタ５２に格納する
データ反転部としてのリードデータ反転回路５８とを有
している。
制御装置はサービスプロセッサが指定したエラー発生条
件、エラー発生アドレスを格納するエラー条件アドレス
設定部としてのエラー制御レジスタ５１と、他装置が指
定した書き込みアドレスと書き込みデータを格納するア
ドレス設定部としてのアドレスレジスタ５３及び読み出
し許可信号（ＲＥ）レジスタ５４と、上記エラー発生ア
ドレスと上記書き込みアドレスとを比較して一致信号を
発生するアドレス比較部としてのアドレス比較回路５５
と、上記エラー発生状況に従ってエラー発生条件を制御
するエラー条件制御部としてのエラー発生回数比較回路
５６及びエラー選択回路５７と、アドレスが一致した時
にアレイ５９から読み取ったデータをエラー発生条件に
従って反転させ、リードデータレジスタ５２に格納する
データ反転部としてのリードデータ反転回路５８とを有
している。
【００２９】本実施例では、エラー制御レジスタ５１
は、ＳＶＰ等から、どのアドレスをエラーとするかを指
定されるアドレスレジスタ（ＣＲ）７１と、１または２
ビットエラーいずれかを指示するエラービット指示ビッ
ト（２Ｂ）７２と、間欠障害か固定障害かを指示する固
定障害有効ビット（ＰＶ）７３、間欠障害有効ビット
（ＴＶ）７４と、間欠障害の時に何回障害を発生させる
かを指定する間欠障害発生回数指示レジスタ（ＴＣ）７
５とを有している。
は、ＳＶＰ等から、どのアドレスをエラーとするかを指
定されるアドレスレジスタ（ＣＲ）７１と、１または２
ビットエラーいずれかを指示するエラービット指示ビッ
ト（２Ｂ）７２と、間欠障害か固定障害かを指示する固
定障害有効ビット（ＰＶ）７３、間欠障害有効ビット
（ＴＶ）７４と、間欠障害の時に何回障害を発生させる
かを指定する間欠障害発生回数指示レジスタ（ＴＣ）７
５とを有している。
【００３０】これにより、エラーを発生させるアドレス
の指定、及び、障害条件として１または２ビットエラー
の指定、間欠障害か固定障害かの指定、間欠障害であれ
ば何回障害を発生させるかを指定するものとしている。
また、アドレスレジスタ５３には当該データを読み出す
アドレスが格納される。
の指定、及び、障害条件として１または２ビットエラー
の指定、間欠障害か固定障害かの指定、間欠障害であれ
ば何回障害を発生させるかを指定するものとしている。
また、アドレスレジスタ５３には当該データを読み出す
アドレスが格納される。
【００３１】アドレス比較回路５５は上記エラー制御レ
ジスタ５１のアドレスレジスタ７１が格納したアドレス
と上記他装置が指定しアドレスレジスタ５３が格納した
アドレスとを比較して、一致したときには一致信号をオ
ンとする。また、エラー選択回路５７は、２つのアンド
ゲート６０，６１を有し、上記エラービット指示レジス
タ７２の値、アドレス比較回路５５の一致信号と、他装
置からのリード許可信号（ＲＥ）をうけ、リードデータ
反転回路５８に１または２ビットのビット反転信号を出
力する。
ジスタ５１のアドレスレジスタ７１が格納したアドレス
と上記他装置が指定しアドレスレジスタ５３が格納した
アドレスとを比較して、一致したときには一致信号をオ
ンとする。また、エラー選択回路５７は、２つのアンド
ゲート６０，６１を有し、上記エラービット指示レジス
タ７２の値、アドレス比較回路５５の一致信号と、他装
置からのリード許可信号（ＲＥ）をうけ、リードデータ
反転回路５８に１または２ビットのビット反転信号を出
力する。
【００３２】リードデータ反転回路５８は、上記エラー
選択回路５７からのビット反転信号を受け、上記アレイ
５９から読みだしたデータのビット０及びビット１の値
を反転する排他的論理和（ＥＯＲ）ゲート６２，６３を
有し、指定されたビット０またはビット１のデータを反
転してリードレジスタ５２のビット０及びビット１に出
力する。尚、リードデータレジスタのビット２からビッ
トｎまでのデータはアレイ５９からそのまま格納され
る。
選択回路５７からのビット反転信号を受け、上記アレイ
５９から読みだしたデータのビット０及びビット１の値
を反転する排他的論理和（ＥＯＲ）ゲート６２，６３を
有し、指定されたビット０またはビット１のデータを反
転してリードレジスタ５２のビット０及びビット１に出
力する。尚、リードデータレジスタのビット２からビッ
トｎまでのデータはアレイ５９からそのまま格納され
る。
【００３３】そして、本実施例では、エラー発生回数比
較回路５６は、上記エラー制御レジスタ５１の障害発生
回数指示レジスタ７５の値と、実際の障害発生回数を計
数する障害発生計数レジスタ（ＦＣ）７６との値を比較
して、間欠障害発生が指定されているとき、即ち間接障
害有効ビット７５が立っている場合に障害発生回数が指
定回数になったとき間欠障害有効レジスタ７５をリセッ
トして、エラーの発生を停止する。
較回路５６は、上記エラー制御レジスタ５１の障害発生
回数指示レジスタ７５の値と、実際の障害発生回数を計
数する障害発生計数レジスタ（ＦＣ）７６との値を比較
して、間欠障害発生が指定されているとき、即ち間接障
害有効ビット７５が立っている場合に障害発生回数が指
定回数になったとき間欠障害有効レジスタ７５をリセッ
トして、エラーの発生を停止する。
【００３４】尚、固定障害有効ビット７３が立っている
ときには、データの反転は固定的になされ、計数はされ
ない。また、符号６４は、上記第１の実施例と同様のオ
アゲートである。従って本実施例によれば、間欠障害有
効ビット７４がオンの時、他装置からのアクセス情報を
基に、読み出し許可があるならば、アドレス比較回路５
５は、先にＳＶＰ等より設定したアドレスレジスタ７１
と他装置のアドレスレジスタ５３と比較し、一致した時
に一致信号を発生する。
ときには、データの反転は固定的になされ、計数はされ
ない。また、符号６４は、上記第１の実施例と同様のオ
アゲートである。従って本実施例によれば、間欠障害有
効ビット７４がオンの時、他装置からのアクセス情報を
基に、読み出し許可があるならば、アドレス比較回路５
５は、先にＳＶＰ等より設定したアドレスレジスタ７１
と他装置のアドレスレジスタ５３と比較し、一致した時
に一致信号を発生する。
【００３５】リードデータ反転回路５８はエラー選択回
路５７で指定された１または２ビットのリードデータを
反転する。すると、間欠障害発生回数計数レジスタ７６
には１が加算（＋１）され、エラー発生回数比較回路５
６は、この値と先に設定した間欠障害発生回数指示レジ
スタ７５と比較し一致すると、所定回数のエラーを発生
したものとして間欠障害有効ビット７４をリセットし
て、一連の処理は終了する。
路５７で指定された１または２ビットのリードデータを
反転する。すると、間欠障害発生回数計数レジスタ７６
には１が加算（＋１）され、エラー発生回数比較回路５
６は、この値と先に設定した間欠障害発生回数指示レジ
スタ７５と比較し一致すると、所定回数のエラーを発生
したものとして間欠障害有効ビット７４をリセットし
て、一連の処理は終了する。
【００３６】また、エラー制御レジスタの固定障害有効
ビット７３が設定されているときは、他装置からのアク
セスがリードのときに、アドレス比較回路５５が、他装
置からのアドレスと一致がとれると、装置は１または２
ビットのリードデータを障害発生回数に関係なく反転し
続ける。従って本実施例によれば、記憶装置の任意のア
ドレスから、指定した１または２ビットの反転したエラ
ー信号を指定した間欠障害または固定障害として読み出
すことができ、エラー発生時のシステムの試験を行うこ
とができる。
ビット７３が設定されているときは、他装置からのアク
セスがリードのときに、アドレス比較回路５５が、他装
置からのアドレスと一致がとれると、装置は１または２
ビットのリードデータを障害発生回数に関係なく反転し
続ける。従って本実施例によれば、記憶装置の任意のア
ドレスから、指定した１または２ビットの反転したエラ
ー信号を指定した間欠障害または固定障害として読み出
すことができ、エラー発生時のシステムの試験を行うこ
とができる。
【００３７】
【発明の効果】以上説明したように本発明によれば、任
意のアドレスに所定条件でエラーデータを発生させるこ
とにより、記憶装置にアクセスしている装置を停止する
ことなく、記憶装置内の任意のアドレスに固定障害や間
欠障害を発生させることができ、ハードウェアとソフト
ウェアの記憶装置に関するデバッグを簡単に行うことが
できるという効果を奏する。
意のアドレスに所定条件でエラーデータを発生させるこ
とにより、記憶装置にアクセスしている装置を停止する
ことなく、記憶装置内の任意のアドレスに固定障害や間
欠障害を発生させることができ、ハードウェアとソフト
ウェアの記憶装置に関するデバッグを簡単に行うことが
できるという効果を奏する。
【図１】本発明に係る第1の手段の原理を示す図であ
る。
る。
【図２】本発明に係る第２の手段の原理を示す図であ
る。
る。
【図３】本発明の記憶装置の試験用エラー発生制御装置
の第１の実施例の構成を説明する図
の第１の実施例の構成を説明する図
【図４】本発明の記憶装置の試験用エラー発生制御装置
の第２の実施例の構成を説明する図
の第２の実施例の構成を説明する図
１ エラー条件アドレス設定部
２ アドレスデータ設定部
３ アドレス比較部
４ エラー条件制御部
５ データ格納部
６ エラー条件制御部
１１ エラー条件アドレス設定部
１２ アドレス設定部
１３ アドレス比較部
１４ エラー条件制御部
１５ データ格納部
１６ エラー条件制御部
Claims (2)
- 【請求項１】 外部から指定され、障害を指定回数発生
させる間欠障害か固定障害かを指示し、１または２ビッ
トエラーのいずれかを指示するエラー発生条件、及びど
のアドレスをエラーとするかを指定するエラー発生アド
レスを格納するエラー条件アドレス設定部と、 他装置が指定した書き込みアドレスと書き込みデータを
格納するアドレスデータ設定部と、 上記エラー発生アドレスと上記書き込みアドレスとを比
較して一致信号を発生するアドレス比較部と、 上記エラー発生状況に従ってエラー発生条件を制御する
エラー条件制御部と、 アドレスが一致した時にエラー発生条件に従って書き込
みデータのビットを上記指示された１または２ビット反
転させてデータ格納部に格納するデータ反転部とを有
し、 外部からの指定に従って、データ格納部にエラーデータ
を書き込む記憶装置の試験用エラー発生制御装置。 - 【請求項２】 外部から指定され、障害を指定回数発生
させる間欠障害か固定障害かを指示し、１または２ビッ
トエラーのいずれかを指示するエラー発生条件、及びど
のアドレスをエラーとするかを指定するエラー発生アド
レスを格納するエラー条件アドレス設定部と、 他装置が指定した読み出しアドレスを格納するアドレス
設定部と、 上記エラー発生アドレスと上記読み出しアドレスとを比
較して一致信号を発生するアドレス比較部と、 上記エラー発生状況に従ってエラー条件を制御するエラ
ー条件制御部と、 アドレスが一致した時にエラー発生条件に従ってデータ
格納部から読み出したデータのビットを上記指示された
１または２ビット反転させて出力するデータ反転部とを
有し、 外部からの指定に従って、データ格納部に読み出しエラ
ーを発生する記憶装置の試験用エラー発生制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21634593A JP3512442B2 (ja) | 1993-08-31 | 1993-08-31 | 記憶装置の試験用エラー発生制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21634593A JP3512442B2 (ja) | 1993-08-31 | 1993-08-31 | 記憶装置の試験用エラー発生制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0764869A JPH0764869A (ja) | 1995-03-10 |
| JP3512442B2 true JP3512442B2 (ja) | 2004-03-29 |
Family
ID=16687100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21634593A Expired - Fee Related JP3512442B2 (ja) | 1993-08-31 | 1993-08-31 | 記憶装置の試験用エラー発生制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3512442B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007116487A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、そのエラー訂正の支援方法、その支援プログラム、メモリ・カード、回路基板及び電子機器 |
| WO2007116486A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| GB2509849B (en) * | 2011-09-29 | 2021-02-03 | Intel Corp | Method and apparatus for injecting errors into memory |
-
1993
- 1993-08-31 JP JP21634593A patent/JP3512442B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0764869A (ja) | 1995-03-10 |
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