JPH0266668A - マルチプロセツサバスのデータトレース方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサバスのデータトレース方法に
係シ、特にマイクロプロセッサを使用したマルチプロセ
ッサバスのデータトレース方法に関するものである。

〔従来の技術〕

従来、この種のデータトレース方法としては、ソフトウ
ェアによるトレースまたはロジックアナライザによるト
レースがあった。

そして、前者のソフトウェアによるトレースは、マルチ
プロセッサバスをアクセスするマイクロプロセッサが目
的とするデータ転送を行った後、トレースメモリに転送
したデータのすべて、または、一部を別に設けたトレー
スメモリに書き込む方法である。また、後者のロジック
アナライザによるトレースハ、マルチプロセッサバスに
電気的グローブを接続してロジックアナライザ内のメモ
リに記録する方法である。

〔発明が解決しようとする課題〕

上述した２つの従来のデータトレース方法は次のような
課題がある。

すなわち、まず、ソフトウェアによるトレースは、目的
とするデータ転送以外に、トレースメモリにデータを書
くため、マイクロプロセッサおよびマルチプロセッサバ
ス双方の負荷が増大するという課題があった。そして、
データ転送と同じ量のデータをトレースする場合には、
マルチプロセッサバスの転送能力は１／２に低下する。

また、パリティエラーのようなハードウェア障害時のデ
ータは、トレースが困難である。

つぎに、ロジックアナライザによるトレースは、ソフト
ウェアによるトレースのよりにマイクロプロセッサまた
はマルチプロセッサバスの負荷を増大させることはない
。しかし、バス上の信号をサンプリングクロックにてロ
ジックアナライザ内のメモリに取シ込むため、同一デー
タを繰り返しメモリに書き込むことになシ、メモリ内容
の分析が困難なこと、また、記憶できるメモリ容量が大
きくできないという課題があった。

〔課題を解決するための手段〕

本発明のマルチプロセッサバスのデータトレース方法は
、マルチプロセッサバスの信号を書き込むトレースメモ
リと、上記マルチプロセッサバスと上記トレースメモリ
の間に位置しそのマルチプロセッサバスの信号を入力と
しそのトレースメモリへデータ信号として出力する入力
バッファと、上記マルチプロセッサバスの信号に付加さ
れたパリティ信号を検定し結果を上記トレースメモリへ
出力するパリティ検定回路と、上記マルチプロセッサバ
スの工１０リード信号、工１０ライト信号、メモリリー
ド信号およびメモリライト信号を上記トレースメモリの
メモリライト信号に変換するメモリアクセスタイミング
回路と、上記トレースメモリへ循環式にアドレスを与え
るトレースメモリアドレスカウンタと、上記トレースメ
モリへの書き込み信号が発生したときに規定の回数まで
は上記トレースメモリアドレスカウンタへアドレス歩道
信号を出力しパリティエラーが検定されたときは規定の
回数を越えた場合であってもアドレス歩進信号を出力す
るワードカウンタと、トレース動作に対する命令をマル
チプロセッサバスから受け取シ上記入カバツ７アおよび
上記ワードカウンタならびに上記トレースメモリアドレ
スカウンタへ出力するコマンドレジスタと、トレース動
作状態をモニタするステータスレジスタと、上記コマン
ドレジスタと上記ステータスレジスタへ選択信号を与え
るアドレスデコーダを備え、常時、マルチプロセッサバ
スの信号をトレースし、ブロック転送時は第１ワードか
ら上記ワードカウンタの規定のワード数までを上記トレ
ースメモリに書き込み、パリティエラー時には規定のワ
ード数を越えているときでも上記トレースメモリに書き
込むようにしたものである。

〔作用〕

本発明においては、マルチプロセッサバス上のブロック
転送時のトレースメモリへの書き込みを、ワードカウン
タで最初の規定ワード数のみとし、パリティエラー発生
時はそのワードのみを書き込む。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。

図において、１１はマルチプロセッサバス、１２はこの
マルチプロセッサバス１１の信号を書き込ムトレースメ
モリ、１３はマルチプロセッサバス１１とトレースメモ
リ１２の間に位置しそのマルチプロセッサバス１１の信
号を入力としそのトレースメモリ１２ヘデータ信号とし
て出力する入力バッファ、１４はデータダンプ時にトレ
ースメモリ１２からマイクロプロセッサバス１１へ信号
を通ス出力バツファ、１５はマルチプロセッサバス１１
の信号に付加されたパリティ信号を検定し結果をトレー
スメモリ１２へ出力するパリティ検定回路、１６はマル
チプロセッサバス１１のＩ１０リード信号、１７０ライ
ト信号、メモリリード信号およびメモリライト信号をト
レースメモリ１２のメモリライト信号に変換するメモリ
アクセスタイさング回路、１Ｔはトレースメモリ１２へ
循環式にアドレスを与えるトレースメモリアドレスカウ
ンタ、１８はトレースメモリ１２への書き込み信号が発
生したときに規定の回数まではトレースメモリアドレス
カウンタ１７ヘアドレス歩進信号を出力しパリティエラ
ーが検定されたときは規定の回数を越えた場合であって
もアドレス歩進信号を出力するワードカウンタ、１９は
トレース動作に対する命令をマルチプロセッサバス１１
から受け取シ入カパツファ１３およびワードカウンタ１
８ならびにトレースメモリアドレスカラ／り１Ｔへ出力
するコマンドレジスタ、２０はトレース動作状態をモニ
タするステータスレジスタ、２１はコマンドレジスタ１
９とステータスレジスタ２０へ選択信号を与えるアドレ
スデコーダである。

そして、常時マルチプロセッサバス１１の信号をトレー
スし、ブロック転送時は第１ワードからワードカウンタ
１８の規定のワード数までをトレースメモリ１２に書き
込み、パリティエラー時には規定のワード数を越えてい
るときでもトレースメモリ１２に書き込むように構成さ
れている。

第２図（、）　〜（ｇ）および第３図（、）〜（ｇ）は
第１図のデータトレース時のタイムチャートである。な
お、この第２図および第３図において、薫印はメモリラ
イト／リードまたはＩＯｊイト／リードを意味する。

つぎに第２図によシ第１図に示す実施例のデータトレー
ス動作を説明する。

まず、マルチプロセッサバス１１からＩ１０命令にて、
コマンドレジスタ１９にトレース開始命令を受けると、
入力バッファ１３を開くと共にメモリアクセスタイミン
グ回路１６を起動させマルチプロセッサバス１１からの
Ｉ１０リード信号、Ｉ１０’）イト信号、メモリリード
信号、メモリライト信号のいずれかが加えられてもトレ
ースメモリライト信号を発生するようＫする。

ここで、メモリライト信号が加えられたとすると、メモ
リアクセスタイミング回路１６によシトレースメモリ１
２に対するトレースメモリライト信号となる。このとき
入力バツ７ア１３を経由して、マルチプロセッサバス１
１上のアドレス信号。

データ信号、　Ｉｌｏ　ＩＪ−ド信号、工１０ライト信
号。

メモリリード信号、メモリライト信号が、また、アドレ
ス信号とデータ信号のパリティチエツクの結果がパリテ
ィ検定回路１５を経由してトレースメモリ１２のデータ
信号となる。

さらに、）レースメモリアドレスカウンタ１Ｔからはト
レースメモリ１２のアドレス信号が出力される。そして
、トレースメモリライト信号はワードカウンタ１８にも
加えられている。このワードカウンタ１８では、マルチ
プロセッサバス１１上のアドレス信号を監視しておシ、
トレースメモリライト信号が入力されたときに、アドレ
ス信号が前回のアドレス信号に「１」を加えた値よシ大
きい場合、またはトレースメモリライト信号の発生要因
が変わったときにワードカウンタ１８の値を「１」に初
期化し、トレースメモリアドレスカウンタ１７にアドレ
ス歩進信号を出力する。このトレースメモリアドレスカ
ウンタ１７は１つアドレスを歩進して待機する。

さらに、メモリライト信号が加えられたとすると、上記
と同様にトレースメモリライト信号が発生シ、トレース
メモリ１２にアドレス信号、データ信号、工１０リード
信号、　Ｉ１０ライト信号、メモリリード信号、メモリ
ライト信号、パリティ検定信号が書き込まれる。このと
きワードカウンタ１８は１だけ歩進されると共に、アド
レス歩進信号をトレースメモリアドレスカウンタ１Ｔへ
出力する。

そして、このアドレス歩進信号はコマンドレジスタ１９
からワードカウンタ１８への設定回数の分だけ出力され
る。第２図ではワードカウンタ１８のアドレス歩進信号
出力の設定回数は３となっているので、４個目以上のデ
ータは同一トレースメモリアドレスの場所に上書きされ
続は消滅していく。

つぎに１第３図にてパリティエラーが発生した場合の動
作について説明する。

ワードカウンタ１８の設定回数以下の状態でパリティエ
ラーが発生した場合はトレースメモリ１２に書き込まれ
るが、設定回数以上の状態では、アドレスが歩進しない
ので、とのｉｔではパリティエラー時の記録がとれない
。そこで、パリティエラー発生時には、パリティ検定回
路１５からトレースメモリアドレスカウンタ１７にアド
レス歩進信号が出力され、トレースメモリ１２に書き込
まれる。

つぎに１第４図によシトレースメモリ１２からデータを
読み出すときの動作について説明する。

この第４図（ａ）〜伽）は第１図のトレースメモリ１２
に書き込まれたデータを読み出すときのタイムチャート
である。

マルチプロセッサバス１１からＩ７０命令にてコマンド
レジスタ１９にトレース停止命令を受けると、入カバツ
７ア１３が閉じると共にメモリアクセスタイミング回路
１６のトレースメモリライト信号が停止し、メモリリー
ド信号によるトレースメそリリード信号が出力可能とな
る。そして、マルチプロセッサバス１１のアドレス信号
は、トレースメモリアドレスカウンタ１７にて、トレー
スメモリ１２のアドレス信号とトレースメモリ１２の選
択１〜４信号に変換される。

ここで、トレースメモリ１２のデータバス幅は、マルチ
プロセッサバス１１のデータバス幅よシ広いため４回に
分割して読み出すこととし、分割したデータは出力バッ
ファ１４を通じてマルチ１はセッサバス１１へ出力され
る。

〔発明の効果〕

以上説明したように本発明は、マルチプロセッサバスの
バス転送能力を低下させることなく、常時データをトレ
ースできると共に、マルチプロセッサバス上のブロック
転送時のトレースメモリへの書き込みを、ワードカウン
タで最初の規定ワード数のみとし、パリティエラー発生
時はそのワードのみを書き込むことＫよシ、トレースメ
モリを有効に使用できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図は第１図のデータトレース時のタイムチャー
ト、第４図は第１図のトレースメモリに書き込まれたデ
ータを読み出すときのタイムチャートである。 １１・・・・マルチプロセッサバス、１２・・嗜・トレ
ースメモリ、１３・・・・入カハッ７ア、１５・・・・
パリティ検定回路、１６・・φ・メモリアクセスタイミ
ング回路、１７・・φ・トレースメモリアドレスカウン
タ、１８・・・・ワードカウンタ、１９・・・・コマン
ドレジスタ、２０・・・・ステータスレジスタ、２１＠
・・・アドレスデコーダ。

Claims (1)

【特許請求の範囲】
1. マルチプロセッサバスの信号を書き込むトレースメモリ
   と、前記マルチプロセッサバスと前記トレースメモリの
   間に位置し該マルチプロセッサバスの信号を入力とし該
   トレースメモリへデータ信号として出力する入力バツフ
   アと、前記マルチプロセッサバスの信号に付加されたパ
   リテイ信号を検定し結果を前記トレースメモリへ出力す
   るパリテイ検定回路と、前記マルチプロセッサバスのＩ
   ／Ｏリード信号、Ｉ／Ｏライト信号、メモリリード信号
   およびメモリライト信号を前記トレースメモリのメモリ
   ライト信号に変換するメモリアクセスタイミング回路と
   、前記トレースメモリへ循環式にアドレスを与えるトレ
   ースメモリアドレスカウンタと、前記トレースメモリへ
   の書き込み信号が発生したときに規定の回数までは前記
   トレースメモリアドレスカウンタへアドレス歩進信号を
   出力しパリテイエラーが検定されたときは規定の回数を
   越えた場合であつてもアドレス歩進信号を出力するワー
   ドカウンタと、トレース動作に対する命令を前記マルチ
   プロセッサバスから受け取り前記入力バッフアおよび前
   記ワードカウンタならびに前記トレースメモリアドレス
   カウンタへ出力するコマンドレジスタと、トレース動作
   状態をモニタするステータスレジスタと、前記コマンド
   レジスタと前記ステータスレジスタへ選択信号を与える
   アドレスデコーダを備え、常時前記マルチプロセッサバ
   スの信号をトレースし、ブロック転送時は第１ワードか
   ら前記ワードカウンタの規定のワード数までを前記トレ
   ースメモリに書き込み、パリテイエラー時には規定のワ
   ード数を越えているときでも前記トレースメモリに書き
   込むようにしたことを特徴とするマルチプロセッサバス
   のデータトレース方法。