KR20060110359A

KR20060110359A - 자동차내의 임계 안전 컴퓨터 시스템을 위한 통합형시스템용 디바이스 및 방법

Info

Publication number: KR20060110359A
Application number: KR1020067016085A
Authority: KR
Inventors: 부르카르트 포쓰; 아드리안 트라스코프; 하이코 미헬
Original assignee: 콘티넨탈 테베스 아게 운트 코. 오하게
Priority date: 2004-02-09
Filing date: 2004-05-13
Publication date: 2006-10-24
Also published as: WO2005078586A2; CN101095119B; WO2005078586A3; CN101095119A; EP1716490B1; JP2007522554A; EP1716490A2; US20070294583A1

Abstract

본 발명은 하나 이상의 CPU (1) , 하나 이상의 CPU 버스 (2) 및 하나 이상의 메모리 (3) 를 포함하는 내장형 시스템 (9) 용 분석 디바이스를 기술한다. 본 디바이스는, 제어 라인에 더하여 하나 이상의 데이터 라인 그룹을 포함하는 테스트 인터페이스 (5) 를 이용하여 분석 데이터의 입력 또는 출력을 위한 통신 모듈 (4) 을 포함한다. 데이터 워드 및 어드레스 워드는 테스트 인터페이스에 의해 교대로 또는 다른 순서로 전송된다. 이는, CPU의 기초 싸이클을 거의 사용하지 않으며 에러 검출의 유리한 점을 달성한다.

분석 디바이스, 내장형 시스템, CPU 기초 싸이클

Description

자동차내의 임계 안전 컴퓨터 시스템을 위한 통합형 시스템용 디바이스 및 방법{METHOD AND DEVICE FOR ANALYZING INTEGRATED SYSTEMS FOR CRITICAL SAFETY COMPUTING SYSTEMS IN MOTOR VEHICLES}

발명의 배경

1. 발명의 분야

본 발명은 청구항 1항의 서두부에 따른 분석 디바이스와, 청구항 8항 또는 청구항 9항에 따른 분석 디바이스의 사용 방법과, 청구항 12항의 서두부에 따른 분석 방법에 관한 것이다.

2. 관련 기술의 설명

내장형 시스템용 소프트웨어를 성공적으로 개발하기 위하여, 통상, 동작 시간 동안 에러 검출 (디버깅) 을 허용하는 디바이스를 제공한다. 동작 시간 동안의 에러 검출 (디버깅) 에 대해 공지된 개념에 따라, 외부 분석 시스템으로의 접속이 이른바 JTAG-인터페이스 (Joint Test Action Group, IEEE Standard 1149.1-1990, 'IEEE Standard Test Access Port and Boundary Scan Architecture', Institute of Electrical and Electronics Engineers Inc., New York, USA, 1990) 에 의해 설정된다. 이러한 분석 인터페이스의 도움으로, '경계-스캔 (Boundary-Scan) ' 테스트 방법, 예를 들어, 프로세서의 단일 단계 프로세싱 (단일 단계) , 브레이크 포인트의 설정 (브레이크 포인트) 및 소위 '주시 지점'의 설정 (주시 지점) 에 의해 서로 다른 테스트 동작을 수행할 수 있다. 명백하게, 에러 검출용으로 본래 공지된 이들 보조 수단은 선택된 변수 값의 상태를 포함하는 프로그램의 실행을 뛰따르는 것을 원칙적으로 가능하게 하지만, 동작 중인 시스템이 이를 수행하기 위해 통상 정지되어야 한다. 그러나, 본 발명에 따라 바람직한 전자적으로 제어되는 자동차 브레이크 시스템에서 제어 작업 중에 분석될 마이크로컴퓨터를 정지하는 것은 실제로 불가능하다.

내장형 시스템에서 에러 검출을 위하여, 자동차 브레이크 시스템에서의 애플리케이션에서는, 하우징 핀에 의해, 모든 적절한 CPU 버스 신호 (어드레스 신호, 데이터 신호 및 검사 비트) 를 외부 로직 분석 디바이스로 연계하는 것을 허용하기 위하여, 소위 실시간 분석용 '본드 아웃' 칩 (bond out chip) 을 이용하는 소위 트레이스 인터페이스를 사용하는 것이 더 공지되어 있다. '본드 아웃' 칩은, 프로세서 버스 (데이터 신호, 어드레스 신호, 검사 비트) 가 하우징 내부로부터 외부로 본딩되는 마이크로컨트롤러 (MCU) 를 관련시킨다.

이러한 에러 분석 방법은, 100 ㎒를 훨씬 초과하는 고 시스템 주파수가 급속 프로세서측 중간 메모리 (캐시) 를 구비하는 오늘날의 내장형 시스템에 통상적이라는 고속 요구사항으로 인해 더 이상 사용될 수 없다. 시스템 주파수가 사용되는 기술 및 그에 기인하는 대역폭 때문에 사전결정되는 것으로 인해, (예를 들어, 100 킬로 바이트를 초과하는 크기의) 비교적 큰 데이터 메모리의 실시간 출력이 통상 불가능하다. 실시간 데이터 전송을 위해 필요한 대역폭을 생성할 한가지 가능성은 전송되는 데이터의 병행 출력이다. 그러나, 기술 실현에서 이러한 목적 을 위해 이용 가능한 전기 접속 핀은 통상 비용 이유 때문이 아니라 어떤 사전정의된 개수로 제한된다.

상기 측면에서, 본 발명의 목적은 오늘날 통상적인 고속 내장형 시스템에서도 사용될 수 있는 내장형 시스템용 분석 디바이스를 제공하는 것이다.

이러한 목적을 달성하기 위해, 미공개 선 국제 특허 출원 PCT/EP03/12630 호는, CPU, CPU 버스 및 메모리를 포함하는 내장형 시스템용 분석 디바이스를 개시한다. 특허에 사용된 분석 디바이스는 테스트 인터페이스에 의해 분석 데이터의 입력 또는 출력을 하기 위한 하나 이상의 통신 모듈을 포함한다. 상기 분석 디바이스는 통합형 시스템의 내부 메모리 및 I/O 액세스 동작이 CPU의 기초 싸이클을 이용하지 않으며 통신 모듈을 이용하여 감시 및/또는 기록될 수 있도록 구성된다.

이러한 접근 방법은 다음 측면: 한편으로, 통합형 시스템의 내부 시스템 상태가 그 현재 데이터 메모리 내용 (RAM) 에 의해 기술 또는 분석될 수 있다는 것을 기초로 한다. 이로써, 이러한 메모리 내용이 외부 데이터 메모리 내로 실시간으로 복사될 수 있는 경우, 외부 데이터 메모리에는 후속 평가 유닛에 의한 시스템 상태 평가 및 추가 처리의 가능성이 있다.

발명의 요약

위에서 언급한 문제를 해결하기 위하여, 본 발명은 청구항 1항에 따라 신규 분석 디바이스를 개시한다.

개시하는 분석 디바이스는 예를 들어, 내부 시스템 상태의 복사를 외부 메모리에 실시간으로 기록하는 것을 가능하게 한다. 이러한 방법으로, 내장형 시스 템의 적절한 기능이 외부로부터 특히 간단한 방식으로 검사될 수 있다.

청구항 1항에 기재하는 분석 디바이스 및 청구항 12항에 기재하는 분석 방법은 분석을 위해 이용하는 기초 싸이클을 적게 이용한다는 이점을 달성한다.

이러한 구성에서, 분석 디바이스는 바람직하게, 내장형 시스템의 구성요소이며, 특히, 자동차 브레이크 시스템을 위한 전자 제어 디바이스에서 이용되는 내장형 시스템의 구성요소이다. 그러므로, 통신 모듈은 내장형 시스템에 통합되는 것이 바람직하다. 또한, 이러한 시스템은 시스템의 필수 구성요소, 예를 들어, 특히 부분적으로 또는 전체적으로 중복 설계인 하나 이상의 CPU 및 메모리를 수용한다. 이로써, 내장형 시스템의 동작의 안전성이 향상된다.

바람직하게, 데이터는 전체 메모리 내용 또는 전체 메모리 범위의 내용이 전송되는 방식으로 기록되지 않는다. 이 대신에, 메모리의 변경, 특히, CPU 및/또는 주변장치의 모든 기록 액세스 동작이 전송된다. 이로써, 데이터 출력을 위해 필요한 대역폭이 감소될 수 있다.

분석 디바이스의 다른 바람직한 실시예는 종속항 2항 내지 7항에 설정되어 있다.

또한, 시스템은 바람직하게, CPU에 의한 직접 데이터 출력용 수단을 포함한다. 직접 데이터 출력을 위한 이러한 수단과는 별도로, 특히 분석 모듈에 의해 배경에서 데이터의 자동 복제를 위한 수단이 제공된다. 이로써, 데이터 출력에서 유연성이 향상되는 이점이 달성된다.

특히, 이러한 애플리케이션의 경우에, 본 발명은 시스템을 정지할 필요 없 이, 심지어 단기간의 간격 없이 (비간섭적) 실시간으로 내장형 시스템이 데이터 교환을 수행할 수 있는 방식으로 설계되는 기술된 보편적인 데이터 입력 및 데이터 출력 모듈을 개시한다.

종래의 기술로부터 공지된 소프트웨어 에러 검출 디바이스에 비해 본 발명의 하드웨어 분석 디바이스가 유리한데, 그 이유는 제어 알고리즘, 예를 들어, 자동차 브레이크 시스템을 위한 제어 알고리즘의 개발에서 동적 시스템 동작, 특히, 제어 변수의 동적 시스템 동작이 뒤따를 수 있기 때문이다. 또한, 내장형 시스템으로의 데이터 입력이 하드웨어 인 더 루프 시뮬레이터 (hardware-in-the-loop simulator) 또는 급속 프로토타이핑 시스템에서 내장형 시스템의 애플리케이션을 위해 수행될 수 있는 것이 바람직하다.

본 발명은 또한 하나 이상의 중앙 처리 장치 및 메모리를 포함하는 내장형 시스템에 관한 것으로, 이 시스템은, 위에서 기술하는 분석 디바이스를 특징으로 한다. 따라서, 본 발명은 또한, 이들 내장형 시스템에서 이러한 유형의 분석 디바이스의 사용에 관한 것이다.

내장형 시스템과 별도로, 본 발명의 분석 디바이스는 또한, 2 개 이상의 프로세서 코어 (CPU) 를 구비하는 자동차용 통합형 마이크로프로세서 시스템을 포함하며, 본 발명의 분석 디바이스는, 위에서 기술한 바와 같이, 전체 분석 디바이스가 자동차용 통합 마이크로프로세서 시스템에 포함되는 하나 이상의 프로세서 코어에 할당되는 것을 특징으로 한다. 또한, 본 발명은 이러한 유형의 통합형 마이크로프로세서 시스템에서의 상기 분석 디바이스의 이용 방법을 고려한다.

보다 구체적으로, 불완전한 분석 디바이스는 이러한 마이크로프로세서 시스템 내의 다른 프로세서 코어와 연관되고, 상술한 완전한 분석 디바이스에 비해 감소된 기능 범위를 갖는다.

위에서 기술한 마이크로프로세서 시스템에서, 제 1 코어를 정지시키기 위한 제 1 신호 접속부, 및 추가의 중복 프로세서 코어를 정지시키기 위한 다른 중복 신호 접속부가 바람직하게 제공된다.

이러한 구성에서, 특히, 제 1 신호 접속부는 제 1 분석 디바이스에 연결되고, 제 2 중복 신호 접속부는 불완전한 분석 디바이스에 연결된다.

위에서 기술한 마이크로프로세서 시스템에서, 기능의 범위의 감소는, 분석 디바이스에서 제공되는 버퍼 저장소가 보다 작은 워드 폭을 갖는다는 것을 포함한다.

기능 범위는, 테스트 인터페이스가 외부로 확장되지 않거나, 또는 존재하지 않는다는 것에 의해 바람직하게 더 감소된다.

또한, 본 발명은 이전에 기술한 분석 디바이스를 이용하여 전술한 내장형 시스템의 분석을 위한 방법으로서, 데이터의 전송을 위해 테스트 인터페이스에 의해 데이터 전송 프로토콜이 사용되고, 데이터가 어드레스 및 데이터의 각 그룹으로 전송되는 방법에 관한 것이다.

바람직한 방법 단계에 따라, 먼저,

- 내장형 시스템의 메모리 내용 또는 이에 대응하여 액세스 가능한 정보는, 특히, 복사 동작 이전에 데이터가 버퍼링되며 완전히 또는 부분적으로 실시간으로 외부 메모리 내로 복사되고, 및/또는

- 외부 메모리의 메모리 내용 또는 이에 대응하여 외부 메모리의 메모리 내용에 관한 액세스 가능 정보는, 특히 복사 동작 이전에 데이터가 버퍼링되며 완전히 또는 부분적으로 실시간으로 내장형 시스템의 메모리 내로 복사된다.

외부 메모리는 통상적인 디버깅 애플리케이션에서 데이터의 전송을 위해 바람직하게 사용된다.

본 방법은, 하드웨어 엘리먼트들에 의해 수행되는 에러 검출을 위한 방법으로 인해 내장형 시스템의 프로세싱 속도가 감소되기 때문에 유리하다. 이로써, 디버깅 동작 중에도 데이터의 실시간 프로세싱이 가능하게 된다.

바람직하게, 본 발명의 분석 디바이스는 에러 검출을 위해서뿐만 아니라, 자동차 관련 소프트웨어 알고리즘 또는 제어 알고리즘의 개발을 위해서도 이용될 수 있는데, 그 이유는 변수 (제어 변수) 의 모니터링에 의해, 특히 간단한 검토 및 제어 품질의 최적화가 가능하게 되기 때문이다.

본 발명의 방법은 바람직하게, 전체 데이터 메모리 내용의 실시간 출력을 위한 실시간 단계들을 포함한다.

또한, CPU의 모든 기록 액세스 동작 및/또는 판독 액세스 동작이 통신 모듈로 다시 라우팅되는 일 모드가 내장형 시스템에 적절히 제공될 수 있다.

또한, 내장형 시스템은, CPU의 기록 액세스 동작 및 판독 액세스 동작 중 하나가 통신 모듈로 다시 라우팅되는 반면, 메모리에 대한 CPU의 나머지 액세스 동작들은 CPU에 의해 능동적으로 외부 메모리 내로 기록되는 다른 바람직한 모드를 포 함할 수 있다.

다른 바람직한 실시예들은 종속항 및 도면의 하기 설명으로부터 알 수 있다.

도면의 간단한 설명

도 1 은 본 발명에 따른 분석 디바이스 (4) 를 구비하는 내장형 시스템 (9) 을 도시한다.

도 2 는 테스트 인터페이스 (5) 를 위해 가능한 핀 할당 및 타이밍도의 예를 도시한다.

도 3 은 분석 포트를 구비하는 중복 표면 최적화된 안전 마이크로프로세서 시스템 (redundant, surface-optimized safe microprocessor) 의 예를 도시한다.

예시적인 실시형태의 상세한 설명

도 1 의 내장형 시스템 (9) 은 하나 이상의 CPU (1) , 하나 이상의 소거 가능한 데이터 메모리 (RAM; 3) , 분석 디바이스 (4) 및 테스트 인터페이스 (5) 를 포함한다. 블록도를 간략화하기 위하여, ROM, 클럭 발생 수단, IO 등과 같은 내장형 시스템의 다른 통상적인 기능 엘리먼트들은 도시하지 않는다.

분석 디바이스 (4) 는, 다음에 설명하는 3 개의 기능 모드를 포함한다. 제 1 기능 모드에서, 데이터 메모리 (3) 에 대한 CPU (1) 의 모든 기록 액세스 동작은 CPU 버스 (2) 를 통해 제안하는 확장형 데이터 출력/입력 유닛 (4) 에 의해 그 안에 포함된 제어기 또는 트레이스 로직 (22, 23) 에 의해 테스트 인터페이스 (5) 에 의해 외부 데이터 메모리 (6) 로 자동으로 기록된다. 다른 예에서, 내장형 시스템이 CPU에 단단히 결합된 RAM (단단히 결합된 RAM) 을 구비하면 CPU 버 스 (2) 는 생략될 수도 있고, 이러한 경우에, 정보는 코어 특정 인터페이스를 통해 독출될 수 있다. 따라서, 분석 디바이스는 위와 마찬가지로 데이터 메모리 (3) 에 대한 CPU (1) 의 모든 기록 액세스 동작을 판독할 수 있다. 따라서, 유닛 (4) 에 포함되는 제어기는 사용하는 메모리 (3) 와 적어도 동일한 대역폭의 제어기를 포함하고, 또한, 내부 데이터 라인에 의해, 데이터에 추가하여 검사 및 어드레스 정보를 수신한다. 따라서, 본 방법의 바람직한 실시예에 따라, 제어기는, 그 분석을 위하여 특정적으로 선택되는 어드레스 범위 및/또는 특정적으로 선택되는 데이터 유형을 따르는 것이 가능하다. 결과적으로, 데이터 및 데이터 전달을 태핑 (tap) 하기 위해, CPU (1) 가 추가 명령을 실행할 필요가 없다. 분석 디바이스 (4) 는, 데이터 출력 유닛 (4) 내에 배치되는 FIFO 메모리 (8) (선입/선출) 를 더 포함한다. 이 메모리 (8) 는 태핑된 데이터의 일시적 버퍼링을 확보한다. 이러한 방법에서, 테스트 인터페이스 (5) 로의 액세스 동작을 짧은 시간 동안 테스트 인터페이스 (5) 의 대역폭보다 보다 높은 대역에서 출력하는 것이 가능하다. 이는 예를 들어, 캐시 라인 또는 CPU 레지스터 덤프가 기능 엔트리시에 재기록되는 액세스 동작에서의 경우일 수 있다.

외부 데이터 메모리 (6) 는 바람직하게, 이중 데이터 인터페이스 (이중 포트) 를 구비하는 메모리로서 설계되고, 통상, RAM (3) 내에서 모니터링되는 메모리 범위 또는 RAM (3) 의 전체 메모리 내용의 정확한 이미지를 포함한다. 메모리 (6) 는 이후의 (오프라인) 분석용의 입력 데이터 흐름을 저장하는 중앙 코어 메모리도 간주할 수도 있다.

테스트 인터페이스 (5) 는, 제어 라인에 추가하여 데이터 라인이 제공되고, 어드레스 정보 및 데이터를 교대로 전송할 수 있는 특정 특징부를 구비하는 변형된 병렬 인터페이스로서 설계된다.

분석 디바이스 (4) 는 제 2 기능 모드에서 데이터 메모리로의 CPU (1) 의 모든 판독 액세스 동작을 기록한다. 이러한 모드는 대부분 제 1 기능 모드에 대응되지만, 다음 상이점을 갖는다: 모든 판독 액세스 동작은 테스트 인터페이스 (5) 를 이용하여 자동으로 출력된다. 분석 디바이스 (4) 는 내장형 시스템에 의해 수행되는 판독 싸이클, 기록 싸이클 (제어를 위한 판독) 등과 같은 모든 동작을 등록한다. CPU (1) 는 덤프를 능동적으로 수행하지만, 덤프는 동작 시간에 있어서 미미한 허용할 수 있는 손실을 수반한다.

제 2 기능 모드로 동작 중인 분석 디바이스에서, CPU (1) 는 데이터 메모리 내용을 CPU 레지스터 내로 판독한다. 이와 병행하여, 분석 디바이스 (4) 는 대응하는 데이터를 자동으로 출력하며, 이는 그 분석이 데이터 출력을 위하여 명시적인 기록 싸이클을 필요로 하지 않는다는 것을 의미한다.

제 3 기능 모드에서는 데이터 출력 유닛으로의 직접적인 기록, 또는 데이터 출력 유닛으로부터의 직접적인 판독이 있다. 제 3 기능 모드는, 데이터가 CPU (1) 에 의해 능동적으로 외부 분석 유닛 (4) 으로 출력되거나, 또는 분석 유닛 (4) 으로부터 능동적으로 판독되며, 그 결과, 추가의 기초 싸이클을 필요로 한다는 것을 제외하고, 근본적으로 제 1 기능 모드에 대응한다.

모듈 (7) 을 이용하면, 분석 유닛은 전형적인 디버깅 애플리케이션, 예를 들 어, 시스템 상태 (10) 의 실시간 모니터링, 모듈 (11) 을 이용한 전체 데이터 메모리 이미지의 생성을 위한 오프라인 분석, 통신 채널 (12) 에 의한 플래시 다운로드 (flash-download) (프로그램 메모리의 프로그래밍) , 내장형 시스템의 동작 동안의 파라미터 변화, 시스템 자극치의 전송, 급속 프로토타이핑 및 하드웨어 인 더 루프 시뮬레이션으로, 외부 메모리 (6) 로부터의 데이터를 전송할 수 있다.

도 2a 는 포트의 폭이 16 비트인 테스트 인터페이스 (5) 의 핀 할당 및 타이밍도에 대한 예를 도시한다. RAM (3) 으로의 기록 액세스에서, 항상 16 어드레스 비트 (A1 내지 A16) 로 구성되며, 데이터 비트 (D0 내지 D7, 또는 D0 내지 D15, 또는 D0 내지 D31) 가 각각 뒤따르는 어드레스 및 데이터의 패키지 (20) 가 원하는 대역 폭에 의존하여 전송된다. 최대 데이터 워드 폭은 값 8, 16, 32, 64 등을 채택할 수 있다.

64 킬로 바이트를 초과하는 바이트가 어드레싱되는 경우 추가 어드레스 비트를 전송하기 위한 라인으로서 하나 이상의 다른 라인들이 제공되는 것이 바람직할 수 있다. 이러한 경우, 도시하는 16개의 물리적 라인 (DP0 내지 DP15) 은 필요 개수의 어드레스 비트를 전송하기에는 충분하지 않다. 어드레싱 가능한 범위는, 추가 어드레스 정보 (핀 A0/FIFO 가득참) 를 전송하기 위하여 하나 이상의 물리적 라인 (26) 이 추가될 때마다 2 배가 된다. 따라서, 예로서 사전정의된 부분적 이미지 2a 에서의 16개 핀의 포트 폭으로 인해, 최대 2¹⁷ 개의 어드레스 공간 (128 킬로 바이트) 이 달성될 것이다.

어드레스/데이터 상의 길이는 인터페이스에서 제공되며 예를 들어, 어드레스 상(phase) 동안에 논리적 '하이' 레벨을 채택하고, 데이터 상 동안에 '로우' 레벨을 채택하는 Add/nDATA 라인 (21) 을 이용하여 바람직하게 표시된다. 이러한 방식에서, 이 신호의 상승 에지는 새로운 데이터 패키지의 시작을 표시한다.

다른 라인 (25) 은 핀 DPCLK의 측면에 의해 유효 데이터를 나타내도록 제공되는 것이 바람직하다. 이러한 것이 발생하면, 상승 에지 또는 하강 에지는 결정적인 유효성 기준으로서 간주될 수 있다.

16 개 핀 폭 데이터 포트의 예에서, 16개 비트는 동시에 병렬로 전송된다. 바이트 (8-비트) 액세스를 실현하기 위하여, 추가 신호 라인 (24) (바이트/패리티) 이 유용하게 제공되며, 추가 신호 라인의 레벨은 어드레스 상 동안의 바이트 액세스를 시그널링한다. 데이터 상 동안에, 이 라인은 패리티 비트를 전송하기 위해 사용될 수 있다.

도 2b 는 단지 8 비트 폭의 테스트 인터페이스 (5) 의 다른 예를 나타낸다. 부분적인 이미지 2a 와 비교하여 볼 때, 8 비트 폭을 초과하는 데이터 워드를 전송하기 위하여 이에 대응하여 보다 큰 수의 기초 싸이클이 사용된다. 부분적인 이미지 2a 와 비교하여 볼 때, 단 하나의 패리티 비트가 핀 (24′) 을 통해 전송되도록 핀 (24) 에서의 바이트 정보는 바이트 액세스에서 생략될 수 있다.

도 3 을 참조하면, 2개의 CPU (15, 16) 와, CPU와 연관되어 있는 각각 하나의 분석 디바이스 (17, 18) 를 포함하는 자동차용 안전 마이크로프로세서 시스템이 개략적으로 도시되어 있다. 분석 디바이스 (18) 에 비해, 분석 디바이스 (17) 는 감소된 기능 범위를 가지며, 따라서 감소된 칩 표면을 요구한다.

중복성 때문에 2 번 제공되는 FIFO-메모리 (8, 8′) 의 오버플로우의 경우에 분석 디바이스 (17, 18) 는, FIFO-메모리 (8, 8′) 가 충분한 범위까지 비워질 때까지 신호 라인 (19, 19′) 에 의해 클럭 동기화 방식으로 정지 신호를 중복 발생시켜 (2 번 제공) 신호가 CPU (15, 16) 를 정지시킬 것이다. FIFO-메모리 (8″) 는 완전하지 않으며, 따라서, 2 비트의 (추가의) 데이터 폭만 가진다. 이와 반대로, FIFO-메모리 (8′) 는 17 개의 어드레스 비트와, 64 개의 데이터 비트와, 2 개의 추가 비트의 폭을 갖는 완전한 메모리이다. 2 개의 비트 폭 FIFO-메모리 (8″) 는 프로세서의 액세스의 폭만 저장한다. 이 정보는 데이터-FIFO 를 비우기 위해 필요한 기초 싸이클 (19) 의 계산을 위해 필요하다. 마이크로프로세서 시스템은 CPU를 정지시키기 위해 2개의 중복 신호 라인과 분석 디바이스를 포함하여, 하나의 분석 디바이스의 오동작시, 기능 중인 분석 디바이스를 구비하는 CPU는 그 동작이 계속될 수 있게 된다. 예를 들어, 계산 결과를 비교함으로써, 또는 프로세서의 정지로 인해 나중에 임의의 가능한 에러가 검출될 수 있다. 분석 디바이스 (17) 에서 중복 인터페이스 모듈 (IM, TDP2) 은 그 자신의 데이터를 전송하지 않는다. FIFO-메모리를 가득채우고 비우기 위한 로직 (22, 23) 만이 완전히 중복 구현되어야 한다.

상술한 멀티-코어 프로세서 아키텍쳐를 채용하면, CPU를 정지시키기 위한 신호가 적절한 실패-안전도로 설계될 수 있으며, 이와 동시에, 칩 표면의 요구 사항이 감소된다. 부분적으로 완전하지 않은 분석 디바이스를 이용함으로써 제조 비용이 상당히 저감된다.

다음 표에 도시하는 바와 같이, 예시적인 분석 포트는, 특히, 기초 싸이클의 사용이 낮다는 것에 의해 특징지어진다. 통상적인 예에서, 본 발명의 테스트 인터페이스에 의해, 기초 싸이클의 본래 필요한 개수에 관련하여 대략 0.5 내지 1% 만큼 동작 시간이 감소된다. 데이터 패키지의 전송에 필요한 기초 싸이클의 개수는 표에 나타낸다.

포트의 비트 폭	기록 액세스의 비트 폭
	8	16	32	64
4	6	8	12	20
8	3	4	6	10
16	2	2	3	5

Claims

내장형 시스템 (9) 용 분석 디바이스로서,

상기 내장형 시스템 (9) 은, 하나 이상의 CPU (1) , 선택적으로 하나 이상의 CPU 버스 (2) 및 하나 이상의 메모리 (3) 를 포함하고, 테스트 인터페이스 (5) 를 이용하여 분석 데이터를 입력 또는 출력하기 위한 하나 이상의 통신 모듈 (4) 을 포함하며,

상기 테스트 인터페이스는, 데이터 워드 및 어드레스 워드를 교대로 또는 다른 순서로 전송하는 하나 이상의 데이터 라인의 그룹을 제어 라인에 추가하여 포함하고,

상기 내장형 시스템의 I/O 액세스 동작뿐만 아니라, 기술 가능한 내부 메모리로의 동작 시간 동안 내용 및 액세스 동작이 상기 CPU (1) 의 기초 싸이클을 이용하지 않고 실질적으로 모니터링 및/또는 기록될 수 있도록, 데이터 워드 또는 어드레스 워드가 전송되는 지에 대한 정보가 하나 이상의 제어 라인에 의해 전송되는 것을 특징으로 하는, 내장형 시스템용 분석 디바이스.
제 1 항에 있어서,

분석 목적을 위해 데이터를 판독 및/또는 기록하는데 있어, 상기 CPU (1) 의 관여 범위 및 방식이 서로 상이하고, 2개, 특히 3 개 이상의 자유롭게 선택 가능한 분석 모드로서,

상기 선택된 분석 모드에 의존하여,

- 특별히 정의 가능한 어드레스 범위로의 상기 CPU의 모든 기록 액세스 동작은 기초 싸이클을 이용하지 않으며 기록되고, 또는

- 상기 CPU의 모든 판독 액세스 동작이 기록되고, 또는

- 상기 외부 메모리 (6) 로부터/로의 상기 CPU의 직접적인 판독 및 기록이 기초 싸이클을 이용하여 실행되는 것을 특징으로 하는, 내장형 시스템용 분석 디바이스.
제 1 항 또는 제 2 항에 있어서,

상기 통신 모듈은 기록 및/또는 판독 액세스 동작을 실시간으로, 즉, CPU 영향 없이 뒤따르기 위해서 데이터 접속부를 통하여 데이터 및/또는 제어 및/또는 어드레스 정보를 독립적으로 액세스하는 로직 (22, 23) 을 포함하는 것을 특징으로 하는, 내장형 시스템용 분석 디바이스.
제 1 항 또는 제 3 항 중 어느 한 항에 있어서,

상기 통신 모듈은 캐시 (8, 8′, 8″) 에 연결되거나, 또는 특히 상기 캐시 (8, 8′, 8″) 를 포함하고,

기록 액세스 동작 및/또는 판독 액세스 동작에서 전송되는 데이터는 상기 캐시에 저장될 수 있고,

특히, 상기 캐시로부터 나오는 데이터는 각각 상기 테스트 인터페이스 (5) 를 통해 버퍼링되는 방식으로 출력될 수 있고, 또는 상기 인터페이스를 이용하여 상기 캐시 내로 기록될 수 있는 것을 특징으로 하는, 내장형 시스템용 분석 디바이스.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 테스트 인터페이스 (5) 는 상기 내장형 시스템 외부에 배치되는 테스트 메모리 (6) 에 연결되고,

상기 외부 테스트 메모리 (6) 는 특히 중앙 코어 메모리 또는 이중-포트 메모리인 것을 특징으로 하는, 내장형 시스템용 분석 디바이스.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 통신 모듈로부터 상기 외부 메모리로의 데이터 전송은 병렬 인터페이스 (5) 를 통해 발생하는 것을 특징으로 하는, 내장형 시스템용 분석 디바이스.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

상기 외부 메모리 (6) 는, 외부 디버깅 애플리케이션을 위하여 인터페이스 접속부 (14) 를 제공하는 데이터 조절 디바이스 (7) 에 연결되는 것을 특징으로 하는, 내장형 시스템용 분석 디바이스.
적어도 중앙 처리 장치 (1) 및 데이터 메모리 (3) 를 구비하는 완전히 동작 가능한 마이크로컴퓨터를 포함하는 내장형 시스템에서의 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 내장형 시스템용 분석 디바이스의 사용 방법.
2 개 이상의 프로세서 코어 (15, 16) 를 구비하는 자동차용 통합형 마이크로프로세서 시스템에서 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 내장형 시스템용 분석 디바이스를 사용하는 방법으로서,

특히, 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 완전한 분석 디바이스 (18) 가 상기 내장형 시스템에 포함되는 하나 이상의 프로세서 코어 (16) 와 연관되는, 내장형 시스템용 분석 디바이스의 사용 방법.
제 9 항에 있어서,

상기 완전한 분석 디바이스를 구비하는 상기 제 1 프로세서 코어 (16) 에 더하여, 불완전한 분석 디바이스 (17) 는, 상기 통합형 마이크로 시스템내의 또 다른 프로세서 코어 (15) 와 연관되며, 상기 완전한 분석 디바이스 (18) 에 비해 감소된 기능 범위를 갖는 것을 특징으로 하는, 내장형 시스템용 분석 디바이스의 사용 방법.
제 1 항 또는 제 10 항 중 어느 한 항에 있어서,

상기 기능 범위의 감소는,

상기 분석 디바이스에 제공되는 상기 캐시 (8′, 8″) 가 적은 수의 메모리 위치 및/또는 작은 워드 폭을 가지고; 및/또는

상기 테스트 인터페이스 (5) 가 상기 외부로 도달되지 않고; 및/또는

상기 테스트 인터페이스 (5) 가 존재하지 않는 것을 포함하는 것을 특징으로 하는, 내장형 시스템용 분석 디바이스.
제 1 항 내지 제 7 항 중 어느 한 항에 기재된 테스트 인터페이스를 구비하는 내장형 시스템의 분석 방법으로서,

상기 테스트 인터페이스를 통한 상기 데이터의 전송을 위해, 데이터가 어드레스 및 데이터의 여러가지 그룹으로 전송되는 데이터 전송 프로토콜을 사용하는 것을 특징으로 하는, 내장형 시스템의 분석 방법.
제 12 항에 있어서,

상기 분석 데이터는, 그 분석을 위하여 상기 시스템이 정지되거나 방해될 필요가 없도록, 적어도 CPU, 데이터 메모리, 프로그램 메모리 및 I/O 엘리먼트 (들) 을 포함하는 시스템으로부터 실시간으로 독출될 수 있고, 및/또는 상기 시스템 내로 기록될 수 있는 것을 특징으로 하는, 내장형 시스템의 분석 방법.
제 12 항 또는 제 13 항에 있어서,

상기 내장형 시스템의 상기 메모리 내용 또는 이에 대응하여 액세스 가능한 정보는 완전히 또는 부분적으로 실시간으로 외부 메모리 내로 복사되며, 데이터는 특히 상기 복사 동작 이전에 버퍼링되고, 및/또는

외부 메모리 (6) 의 메모리 내용 또는 이에 대응하여 상기 메모리 (6) 의 메모리 내용에 관하여 액세스 가능한 정보는 상기 내장형 시스템의 메모리 내로 완전히 또는 부분적으로 실시간으로 복사되며, 상기 데이터는 특히 상기 복사 동작 이전에 버퍼링되는 것을 특징으로 하는, 내장형 시스템의 분석 방법.
제 12 항 내지 제 14 항 중 어느 한 항에 있어서,

RAM (3) 에 대한 상기 CPU의 액세스 동작시에 디버깅에 필요한 데이터만 상기 외부 메모리 (6) 로 전송되는 것을 특징으로 하는, 내장형 시스템의 분석 방법.
제 12 항 내지 제 15 항 중 어느 한 항에 있어서,

상기 CPU의 기록 액세스 동작 및/또는 판독 액세스 동작은 캐시 (8, 8′, 8″) 에 의해 기록되는 것을 특징으로 하는, 내장형 시스템의 분석 방법.
제 12 항 내지 제 16 항 중 어느 한 항에 있어서,

상기 기록 액세스 동작에 대한 정보는 추가의 CPU 명령 없이 상기 캐시 (8, 8′, 8″) 내로 기록되고 또는 상기 통신 모듈 (4) 내로 직접 기록되고,

상기 판독 액세스 동작에 대한 정보는 상기 CPU의 능동 지원으로 상기 캐시 내로 기록되는 것을 특징으로 하는, 내장형 시스템의 분석 방법.