JPH11232134A - システム評価装置およびエミュレータ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 高速のＲＡＭを内蔵したマイクロコンピュー
タを用いたシステムの評価装置において、内蔵ＲＡＭの
データを確実にモニタする。また、評価用マイクロコン
ピュータと制御用マイクロコンピュータとの間に設けら
れた代替用メモリへの上書きを回避しつつ内蔵ＲＡＭの
データのリアルタイムモニタを行う。 【解決手段】 ユーザーシステムに使用されるマイクロ
コンピュータに内蔵されているメモリと同等の内蔵メモ
リを評価用マイクロコンピュータにも持たせておくとと
もに、評価用マイクロコンピュータ１０には複数のＦＩ
ＦＯ方式のバッファメモリ２４を接続して内蔵メモリ１
３に格納されるデータおよび対応するアドレスをバッフ
ァメモリに順次取り込んで保持させ、バッファメモリに
取り込まれたデータに基づいて内蔵メモリに対応する外
付けメモリ２６に書込みを行なって内蔵メモリと同一の
データを外付けメモリに再現するデータ再構成手段２５
を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータの内蔵ＲＡＭのモニタ技術に関し、例えばマイクロ
コンピュータ応用システムの評価装置やエミュレータに
利用して有効な技術に関する。

【０００２】

【従来の技術】従来、新たに開発したマイクロコンピュ
ータ応用システム（以下、ユーザーシステムと称する）
の詳細な評価を行なう場合、一般にはエミュレータが使
用されている。一方、さらに自動車のエンジン制御シス
テムのような実システムにあっては、実際の動作環境に
できるだけ近い環境でシステムの評価を行ないたい場合
がある。従来、そのような場合には、ユーザーシステム
に使用されるマイクロコンピュータと同等の機能を有す
る評価用マイクロコンピュータを備えた評価用ボードを
構成し、この評価用ボードを実システムに搭載して動作
させることが行なわれている。

【０００３】ところで、ユーザーシステムの制御の中心
的役割を果たすマイクロコンピュータとしてＲＡＭを内
蔵したいわゆるシングルチップマイコンを使用したシス
テムの評価に際しては、内蔵ＲＡＭの内容をリアルタイ
ムで監視する必要がある。そこで、従来のシステム評価
装置においては、図１１に示すように、ユーザーシステ
ムのマイクロコンピュータと同様の機能を有する評価用
マイクロコンピュータチップ（以下、エバチップと称す
る）１０と評価装置の制御用マイクロコンピュータ（以
下、制御用マイコンと称する）２０との間に、エバチッ
プに内蔵されたＲＯＭの代替用メモリ（ＲＡＭ）２１Ａ
や内蔵ＲＡＭの代替用メモリ（ＲＡＭ）２１Ｂとを設
け、エバチップ１０と制御用マイコン２０のいずれから
もアクセスできるように構成され、制御用マイコン２０
はエバチップ１０が代替用メモリ２１Ａ，２１Ｂをアク
セスしていないタイミングでアクセスを行なうようにし
て、リアルタイムモニタを実現していた。上記のような
技術に関する発明として例えば特開平４−３６５１４２
号公報がある。

【０００４】

【発明が解決しようとする課題】しかしながら、近年、
半導体集積回路技術の進歩に伴いマイクロコンピュータ
はますます高速化されており、内蔵ＲＡＭのアクセス時
間も非常に短くなって来ている。そのため、エバチップ
と評価用マイコンとの間に代替用メモリないしはデュア
ルポートメモリを設けてモニタを行なうという従来のシ
ステム評価装置の方式では、代替用メモリは外付けメモ
リであるため内蔵メモリに比べてアクセス速度が遅くな
ってデータの欠落が生じてしまい、正確なモニタを行な
えなかったり、そのような要求を満たす高速の代替用メ
モリを別途用意する必要があり、コストが非常に高くな
ってしまうという問題点がある。

【０００５】また、本発明に関連する従来技術として、
エミュレータにおいて、バス上の信号を取得するトレー
スメモリのアクセスタイムがマイクロコンピュータの動
作周波数に比較して長い場合にトレースデータの欠落を
防止するため、トレースメモリを複数のバンクに構成し
て交互にデータを格納するようにした発明が提案されて
いる（特開平９−１６０８０１号公報）。

【０００６】しかしながら、この先願発明はトレースメ
モリに関するもので、メモリがトレースデータでオーバ
ーフローしても何ら支障がないのに対し、本発明者らが
検討したシステム評価装置では代替用メモリへのオーバ
ーフローによる上書きを防止しなければならない点にお
いて、上記先願発明のエミュレータとは明確に異なって
いた。

【０００７】本発明の目的は、高速のＲＡＭを内蔵した
マイクロコンピュータを用いたシステムの評価装置にお
いて、内蔵ＲＡＭのデータを確実にモニタできるように
した技術を提供することにある。

【０００８】本発明の他の目的は、評価用マイクロコン
ピュータと制御用マイクロコンピュータとの間に設けら
れた代替用メモリへの上書きを回避しつつ内蔵ＲＡＭの
データのリアルタイムモニタを行なえるようにした技術
を提供することにある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、本発明は、評価対象となるユー
ザーシステムに使用されるマイクロコンピュータに内蔵
されているメモリと同等の内蔵メモリを上記評価用マイ
クロコンピュータに持たせておくとともに、上記内蔵メ
モリに格納されるデータおよび対応するアドレスを複数
のＦＩＦＯ（ファーストイン・ファーストアウト）方式
のバッファメモリに順次取り込んで保持させ、上記バッ
ファメモリに取り込まれたデータに基づいて上記内蔵メ
モリに対応する外付けメモリに書込みを行なって上記内
蔵メモリと同一のデータを上記外付けメモリに再現する
データ再構成手段を設けるようにしたものである。

【００１２】上記した手段によれば、内蔵ＲＡＭへのリ
ード・ライト情報は複数のバッファメモリに一旦取り込
まれてから外付けのメモリに再現されるため、バッファ
メモリや外付けのメモリのアクセス速度が内蔵ＲＡＭの
アクセス速度より遅くても、内蔵ＲＡＭと同一のデータ
を外付けのメモリに再現することができ、この外付けの
メモリを制御用マイクロコンピュータがアクセスするこ
とで、内蔵ＲＡＭをほぼリアルタイムでモニタすること
が可能となる。

【００１３】また、上記バッファメモリへのデータの取
込みおよび読出しはライトポインタとリードポインタと
を用いて行ない、ライトポインタの値がリードポインタ
の値に先行したときにデータの読出しを開始しリードポ
インタの値がライトポインタの値に一致した時点でデー
タの読出しを停止させるようにする。これによって、デ
ータの取りこぼしがなくなるので、迅速かつ正確なデー
タの再現が可能になる。

【００１４】さらに、上記複数のバッファメモリ内の内
蔵ＲＡＭデータを格納するために利用される記憶領域の
記憶容量は、内蔵ＲＡＭの記憶容量の少なくとも２倍以
上とするのが良い。これによって、ＤＭＡ（ダイレクト
・メモリ・アクセス）転送により内蔵ＲＡＭにデータが
格納される際にもバッファメモリのオーバーフローを防
止でき、データの欠落を回避することができる。

【００１５】上記データ再構成手段は、基本となるクロ
ックと上記複数のバッファメモリのそれぞれから出力さ
れる読出しデータの有無を示す信号とに基づいて上記バ
ッファメモリに対する読出し用クロックを形成する読出
しクロック生成回路と、該クロック生成回路からの信号
に基づいて上記複数のバッファメモリから出力されたデ
ータを選択して上記外付けメモリに供給するセレクタ回
路とを含んで構成されるのが望ましい。これによって、
バッファメモリからの読出しデータがなくなるまで自動
的に読出しクロックが形成されてバッファメモリへ供給
されるので、誤ったデータの読出しが防止される。

【００１６】また、上記評価用マイクロコンピュータが
実行するプログラムは、上記評価用マイクロコンピュー
タの外部に接続されたプログラム用代替メモリに格納さ
れるように構成されるのが望ましい。これによって、ユ
ーザープログラムにバグがあることが発見された場合に
容易にバグを取り除いたプログラムに置き換えてシステ
ム評価装置を動作させることができ、さらに効率の良い
システム評価が可能になるる。

【００１７】

【発明の実施の形態】以下、本発明の一実施例を詳細に
説明する。図１は本発明に係るシステム評価装置の位置
実施例を示す。

【００１８】図１において、１０は開発されたユーザー
システムに使用されるマイクロコンピュータ（またはマ
イクロプロセッサ）と同一の機能を有するエバチップ
（評価用マイクロコンピュータチップ）である。このエ
バチップ１０は、ＣＰＵ（中央処理装置）１１と、該Ｃ
ＰＵ１１と内部バス１２を介して接続されＣＰＵのワー
ク領域やデータの一時記憶領域として使用される高速の
内蔵ＲＡＭ（ランダム・アクセス・メモリ）１３と、外
部装置との間で信号をやり取りするためのＩ／Ｏポート
部１４と、上記内部バス１２を外部バス２２に接続する
ための外部バスコントローラ１５とを含んでいる。

【００１９】この実施例のエバチップ１０がユーザーシ
ステムに使用されるマイクロコンピュータと相違するの
は、外部バスコントローラ１５を有している点と、ユー
ザーシステムに使用されるマイクロコンピュータではチ
ップ内部に設けられＣＰＵ１１が実行するプログラムが
格納される内蔵ＲＯＭ（リード・オンリ・メモリ）が外
付けの代替メモリ２１として外部バスコントローラ１５
を介して内部バス１２に接続されている点にある。

【００２０】２０はシステム全体を制御したりホストコ
ンピュータとの間でデータ通信を行なう制御用マイクロ
コンピュータ、２３は外部バス２２上の信号をサンプリ
ングしてＦＩＦＯ方式のバッファメモリ２４に格納する
ＦＩＦＯ書込み回路、２５はバッファメモリ２４から読
み出されたデータに基づいて再構成ＲＡＭ２６内にエバ
チップ１０の内蔵ＲＡＭ１３内の記憶データと同一のデ
ータを書き込んで内蔵ＲＡＭデータを再構成する再構成
ＲＡＭ書込み回路である。

【００２１】上記再構成ＲＡＭ２６はエバチップ１０の
内蔵ＲＡＭ１３と同一もしくはそれ以上の記憶容量を有
するものの内蔵ＲＡＭ１３ほどアクセス速度が速くない
汎用のＲＡＭで構成されている。この実施例では、上記
制御用マイクロコンピュータ２０は、上記再構成ＲＡＭ
書込み回路２５が書込みを行なっていない間、いつでも
再構成ＲＡＭ２６内のデータを読み出すことができるよ
うに構成されている。

【００２２】上記バッファメモリ２４は、複数（この実
施例では２個）のＦＩＦＯ２４Ａ，２４Ｂとにより構成
される。ＦＩＦＯ２４Ａと２４Ｂには、ＦＩＦＯ書込み
回路２６および再構成ＲＡＭ書込み回路２５によって交
互にデータの書込み、読出しが行なわれるようにされて
いる。また、各ＦＩＦＯ２４Ａ，２４Ｂは、それぞれデ
ータ格納部と、データの取込み（書込み）の際にアドレ
スが更新されるカウンタ回路からなるライトポインタ
と、データの読出しの際にアドレスが更新されるリード
ポインタと、上記ライトポインタとリードポインタの値
に基づいて上記データ格納部に対する選択信号を形成す
る選択回路（デコーダ）と、上記ライトポインタとリー
ドポインタの値を比較するコンパレータとを備えてい
る。ライトポインタの値がリードポインタの値に先行し
ていることを条件に外部からのリードクロックによりデ
ータの読出しを開始し、リードポインタの値がライトポ
インタの値に一致した時点でデータの読出しを停止する
ように構成されている。

【００２３】さらに、この実施例では上記ＦＩＦＯ２４
Ａ，２４Ｂは、格納されたすべてのデータが読み出され
た時点で読出しデータがなくなったことを示す信号ＥＦ
を出力するように構成されている。これによって、迅速
かつ正確なデータの再現が可能になる。また、上記ＦＩ
ＦＯ２４Ａ，２４Ｂのデータ格納部のうち内蔵ＲＡＭデ
ータの記憶領域の容量が、内蔵ＲＡＭの記憶容量の少な
くとも２倍の記憶容量を有するようにされている。マイ
コン応用システムでは一般に、マイクロコンピュータが
ＲＯＭ内のプログラムの命令を取り込みながら処理を行
なうので、内蔵ＲＡＭのアクセスは平均して２サイクル
に１回以下であり、ＤＭＡ転送の場合のみ連続して内蔵
ＲＡＭがアクセスされるがそれもＲＡＭ容量以上になる
ことはない。従って、上記のように、ＦＩＦＯ２４Ａ，
２４Ｂの内蔵ＲＡＭデータの記憶領域の容量が内蔵ＲＡ
Ｍの記憶容量の少なくとも２倍の記憶容量を有するよう
にされていることにより、ＤＭＡ転送によって内蔵ＲＡ
Ｍにデータが格納される際にもバッファメモリのオーバ
ーフローを防止でき、データの欠落を回避することがで
きる。

【００２４】上記説明で「内蔵ＲＡＭデータの記憶領域
の容量」とことわったのは、ＦＩＦＯ２４Ａ，２４Ｂ
は、内蔵ＲＡＭのリード／ライトデータの他に、そのデ
ータのリード／ライトの際にバスに出力されるアドレス
も取り込んで保持するように構成されているためであ
る。ただし、アドレスはアドレスバス上の全ビットを取
り込む必要はなく、内蔵ＲＡＭのアドレス空間に対応し
たビットのみ取り込めば良い。例えば、内部アドレスバ
スが３２ビットで、内蔵ＲＡＭ１３が８ビット並列読出
し構成で記憶容量が８ｋバイトの場合には、３２ビット
のアドレスのうち下位１３〜１６ビットのみ取り込めば
良い。また、ＣＰＵ１１から出力されるコントロール信
号がＦＩＦＯ書込み制御回路２４に供給されるようにさ
れているが、ＣＰＵ１１から出力されるコントロール信
号すべてを供給する必要はなく、内蔵ＲＡＭのアクセス
に関連した信号（例えばＲＡＭリード／ライト制御信号
ＷＲ）のみ供給すれば良い。

【００２５】図２は、上記システム評価装置を自動車の
エンジン制御システムの評価装置として適用した場合の
構成を示す。図２において、符号５０で示されている部
分が図１に示されているエバチップ１０やバッファメモ
リ２３、制御用マイクロコンピュータ２０等からなるシ
ステム評価装置の部分で、上記各半導体チップ（ＩＣお
よびＬＳＩを含む）はエンジン制御用ボードと呼ばれる
プリント基板５１上に搭載される。エンジン制御用ボー
ド５１上には、上記システム評価装置５０を構成するチ
ップの他、エンジンの近傍に設けられている回転検出器
などの各種センサからの検出信号をレベル変換してエバ
チップ１０に入力するレベル変換回路や、エバチップ１
０から出力されるエンジンの制御信号に基づいてスロッ
トバルブを開閉させるアクチュエータなどを駆動する信
号を形成するドライバ等の周辺装置を構成するＩＣが搭
載されている。

【００２６】そして、上記エンジン制御ボード５１は筐
体からなる制御用ユニット５２に収納されて自動車のエ
ンジンルーム内に設置される。システム評価装置５０内
の制御用マイクロコンピュータ２０に対してデータ要求
などの指令を与えたり、制御用マイクロコンピュータ２
０によって読み出された内蔵ＲＡＭデータの送信を受け
るホストコンピュータとしてこの実施例ではパーソナル
コンピュータが使用されており、このパーソナルコンピ
ュータは車内の補助席やダッシュボード等の上に載置さ
れ、パーソナルコンピュータと制御用ユニット５２とは
ケーブルによって通信可能に接続される。

【００２７】図３および図４にはＦＩＦＯ書込み回路２
３の具体的な回路例およびその動作タイミングが示され
ている。エバチップ１０に接続された外部バスとしての
アドレスバス２２Ａとデータバス２２Ｂにはラッチ回路
３１Ａ，３１Ｂが接続され、クロック発生回路３０から
供給されるクロックＣＬＫＡ，ＣＬＫＢにより各バス上
の信号がラッチ回路３１Ａ，３１Ｂに取り込まれる。こ
のときクロックＣＬＫＡ，ＣＬＫＢは基本クロックＣＬ
Ｋの２倍の周期を有しＣＬＫＢはＣＬＫＡの逆相信号と
される。これにより、ラッチ回路３１Ａには基本クロッ
クＣＬＫの偶数サイクルにおけるバス２２Ａ，２２Ｂ上
のデータがそれぞれ取り込まれる。また、ラッチ回路３
１Ｂには基本クロックＣＬＫの奇数サイクルにおけるバ
ス２２Ａ，２２Ｂ上のデータがそれぞれ取り込まれる。
このようなラッチ動作により、ラッチ回路３１Ａ，３１
Ｂの出力側のバス３２Ａ，３２Ｂ上の信号は、バス２２
Ａ，２２Ｂ上の信号の周期の２倍となり、ＦＩＦＯ２４
Ａ，２４Ｂのデータ書込み速度がエバチップ１０の内蔵
ＲＡＭ１３のデータ書込み速度に比べて約２倍くらい遅
い場合であっても、ＦＩＦＯ２４Ａ，２４Ｂへのデータ
の書込みが可能となる。つまり、安価な低速のＦＩＦＯ
を使ってバッファメモリ２４を構成することができる。

【００２８】さらに、エバチップ１０からは内蔵ＲＡＭ
のリード／ライトを示す信号／ＷＲ（ロウレベルが有効
レベル）が出力され、この信号／ＷＲはアドレスバス２
２Ａ上のアドレス信号とともに内蔵ＲＡＭリード・ライ
ト信号発生回路３３に供給されるように構成されてい
る。この内蔵ＲＡＭリード・ライト信号発生回路３３
は、アドレスバス２２Ａ上のアドレスが内蔵ＲＡＭのア
ドレス空間をアクセスするものであることを判定するコ
ンパレータを備えており、内蔵ＲＡＭがアクセスされた
ときにリード・ライトを示す信号／ＲＡＭＷＲを出力す
る。そして、この信号／ＲＡＭＷＲはＤ型フリップフロ
ップ３４のクロック端子に入力されており、フリップフ
ロップ３４はその反転出力／Ｑがデータ端子に帰還され
ている。これによって、フリップフロップ３４からは、
内蔵ＲＡＭへのリード・ライトが発生する度に反転する
ような出力信号Ｑ（書込みタイミング信号／ＷＲＴＩ
Ｍ）が出力される。

【００２９】フリップフロップ３４の出力信号Ｑ，／Ｑ
は一対のクロックラッチ用のラッチ回路３５Ａ，３５Ｂ
のクロック端子に入力されており、出力Ｑ（／ＷＲＴＩ
Ｍ）がロウレベルからハイレベルへ変化するときにラッ
チ回路３５Ａがそのときの準基本クロックＣＬＫＡの状
態を取り込み、反転出力／Ｑがロウレベルからハイレベ
ルへ変化するときにラッチ回路３５Ｂがそのときの準基
本クロックＣＬＫＡの状態を取り込むように動作し、こ
れによってセレクタ３６Ａ，３６Ｂの制御信号ＢＵＳＥ
ＮＡ，ＢＵＳＥＮＢが形成される。セレクタ３６Ａ，３
６Ｂはバス３２Ａまたは３２Ｂ上のいずれかの信号を選
択してＦＩＦＯ２４ＡまたはＦＩＦＯ２４Ｂへ供給す
る。上記制御信号ＢＵＳＥＮＡまたはＢＵＳＥＮＢのレ
ベルがハイレベルのときセレクタ３６Ａ，３６Ｂはバス
３２Ａを選択し、ロウレベルのときはセレクタ３６Ａ，
３６Ｂはバス３２Ｂを選択するように接続がなされてい
る。

【００３０】さらに、フリップフロップ３４の出力Ｑ
（／ＷＲＴＩＭ）と基本クロックＣＬＫがＦＩＦＯ２４
Ａ，２４Ｂの取込み許可信号／ＷＲＡ，／ＷＲＢを形成
するＷＲ信号発生回路（ライト制御信号発生回路）３７
に供給されており、内蔵ＲＡＭがリード・ライトされる
度に交互に有効レベル（ロウレベル）にされる取込み許
可信号／ＷＲＡ，／ＷＲＢが形成され、ＦＩＦＯ２４
Ａ，２４Ｂに供給される。この取込み許可信号／ＷＲ
Ａ，／ＷＲＢと、上記セレクタ３６Ａ，３６Ｂの選択動
作とによって、内蔵ＲＡＭがリード・ライトされる度に
ＦＩＦＯ２４Ａ，２４Ｂに対して交互にバス２２Ａ，２
２Ｂ上のアドレスおよびデータが書き込まれることとな
る。

【００３１】ＦＩＦＯ書込み回路２３の動作タイミング
を示す図４において、斜線が付されたデータおよび括弧
書きされている符号の付されたデータは、バス上には現
れるものの無効とされるデータであることを意味してい
る。また、図３には、ＦＩＦＯ２４Ａ，２４Ｂとしてそ
れぞれ１個ずつ示されているが、実際には、使用するＦ
ＩＦＯの容量およびアドレスとデータのビット数に応じ
て、内蔵ＲＡＭ１３の容量の２倍に相当するデータおよ
び対応するアドレスを格納するのに充分な数のＦＩＦＯ
がそれぞれ設けられる。具体的には、データバスが８ビ
ットで内蔵ＲＡＭ１３の容量が８ｋバイト、使用するＦ
ＩＦＯは１ビット入出力構成で８ｋビットの容量を持つ
場合、内蔵ＲＡＭデータ記憶用にＦＩＦＯ２４Ａと２４
Ｂ合わせて８×２個必要とされる。また、アドレス記憶
用にＦＩＦＯ２４Ａと２４Ｂ合わせて１３〜１６×２個
必要とされる。ただし、多ビット入出力構成のＦＩＦＯ
も存在するので、例えば８ビット入出力構成で６４ｋビ
ットの容量を持つＦＩＦＯを使用する場合には、内蔵Ｒ
ＡＭデータ記憶用にＦＩＦＯ２４Ａと２４Ｂ合わせて２
個、またアドレス記憶用にはＦＩＦＯ２４Ａと２４Ｂ合
わせて２×２個設けてやれば良い。

【００３２】図５および図６には、ＦＩＦＯ２４Ａ，２
４Ｂに供給される上記取込み許可信号／ＷＲＡ，／ＷＲ
Ｂを発生するＷＲ信号発生回路３７の具体的な回路例お
よびその動作タイミングが示されている。

【００３３】この実施例のＷＲ信号発生回路３７は、基
本クロックＣＬＫをインバータ７１で反転した信号によ
って、内蔵ＲＡＭリード・ライト信号発生回路３３から
の信号／ＷＲＴＩＭをラッチするＤ型フリップフロップ
からなるラッチ回路７２と、該ラッチ回路７２に接続さ
れた遅延用のラッチ回路７３，７４，７５と、初段のラ
ッチ回路７２の出力Ｑをクロックとして所定のレベル
（ロウレベル）をラッチして取込み許可信号／ＷＲＡを
形成するラッチ回路７６と、ラッチ回路７２の出力／Ｑ
をクロックとして所定のレベル（ロウレベル）をラッチ
して取込み許可信号／ＷＲＢを形成するラッチ回路７８
と、ラッチ回路７５の出力Ｑをクロックとして所定のレ
ベル（ロウレベル）をラッチして上記ラッチ回路７７の
リセット信号を形成するラッチ回路７７と、ラッチ回路
７５の出力／Ｑをクロックとして所定のレベル（ロウレ
ベル）をラッチして上記ラッチ回路７７のリセット信号
を形成するラッチ回路７９とにより構成されている。

【００３４】上記ラッチ回路７２，７３，７４，７５
は、内蔵ＲＡＭリード・ライト信号発生回路３３からの
信号／ＷＲＴＩＭをそれぞれ基本クロックＣＬＫの半周
期ずつ遅らせて後段へ伝えるように機能する。上記ラッ
チ回路７７と７９の出力はそれぞれシステムリセット信
号／ＲＳＴとともにＡＮＤゲートＧ１，Ｇ３に入力さ
れ、このＡＮＤゲートＧ１，Ｇ３の出力信号が上記ラッ
チ回路７６，７８のリセット端子に入力されている。一
方、ラッチ回路７６と７８の出力はそれぞれシステムリ
セット信号ＲＳＴとともにＡＮＤゲートＧ２，Ｇ４に入
力され、このＡＮＤゲートＧ２，Ｇ４の出力信号が上記
ラッチ回路７７，７９のリセット端子に入力されてい
る。従って、ラッチ回路７７と７９は、ラッチ回路７２
の出力によりラッチ動作して取込み許可信号／ＷＲＡ，
／ＷＲＢを有効レベルにするラッチ回路７６と７８をリ
セットして、取込み許可信号／ＷＲＡ，／ＷＲＢを無効
レベルにさせるように機能する。

【００３５】上記構成によって、図６に示すように、内
蔵ＲＡＭリード・ライト信号発生回路３３からの信号／
ＷＲＴＩＭを半周期遅らせた信号ＷＲＴＩＭ１の立ち上
がりに同期して有効レベル（ロウレベル）とされる取込
み許可信号／ＷＲＡと、信号／ＷＲＴＩＭの立ち下がり
に同期して有効レベル（ロウレベル）とされる取込み許
可信号／ＷＲＢが形成されて、ＦＩＦＯ２４Ａ，２４Ｂ
に供給される。また、図６より、ラッチ回路７５の出力
Ｑ（ＷＲＴＩＭ４）は、その立ち上がりによって取込み
許可信号／ＷＲＡを無効レベル（ハイレベル）に変化さ
せ、その立ち下がりによって取込み許可信号／ＷＲＢを
無効レベル（ハイレベル）に変化させるように働くこと
が分かる。

【００３６】図７および図８には、ＦＩＦＯ２４Ａ，２
４Ｂから読み出されたデータに基づいて再構成ＲＡＭ２
６内にエバチップの内蔵ＲＡＭ１３と同一のデータを再
現する上記再構成ＲＡＭ書込み回路２５の具体的な回路
例およびその動作タイミングが示されている。

【００３７】ＦＩＦＯ２４Ａ，２４Ｂは、リードクロッ
クが入力されることにより取り込んでいたデータを読み
出すとともに、ライトポインタとリードポインタとを比
較して一致したときすなわち取り込んだデータをすべて
読み出し終えた時にロウレベルに変化するエンプティフ
ラグ信号ＥＦを出力するように構成されている。この実
施例の再構成ＲＡＭ書込み回路２５は、２つのＦＩＦＯ
２４Ａ，２４Ｂから出力される上記エンプティフラグ信
号ＥＦＡ，ＥＦＢを準基本クロックＣＬＫＢの立ち上が
りに同期してラッチするラッチ回路８１Ａ，８１Ｂと、
該ラッチ回路８１Ａ，８１Ｂの出力信号と上記クロック
ＣＬＫＢとを入力とするＡＮＤゲート８２Ａ，８２Ｂ
と、これらのＡＮＤゲート８２Ａ，８２Ｂの出力信号に
よってラッチ動作するラッチ回路８３Ａ，８３Ｂを備え
ている。

【００３８】そして、このラッチ回路８３Ａ，８３Ｂは
それぞれその反転出力／Ｑがデータ入力端子に帰還さ
れ、クロックが入る度に出力が反転するように構成され
ているとともに、ラッチ回路８３Ａの出力ＱはＡＮＤゲ
ート８４Ａを介してリードクロックとして上記ＦＩＦＯ
２４Ａに供給され、ラッチ回路８３Ｂの出力／ＱはＡＮ
Ｄゲート８４Ｂを介してリードクロックとして上記ＦＩ
ＦＯ２４Ｂに供給されるように構成されている。これに
よって、２つのＦＩＦＯ２４Ａ，２４Ｂから出力される
上記エンプティフラグ信号ＥＦＡ，ＥＦＢがそれぞれ読
み出されていないデータを保持していることを示すハイ
レベルにされていると、ＡＮＤゲート８２Ａ，８２Ｂを
介して準基本クロックＣＬＫＢがラッチ回路８３Ａ，８
３Ｂに供給されてラッチ動作をさせるため、互いに準基
本クロックＣＬＫＢの１周期分ずれて変化する信号がラ
ッチ回路８３Ａ，８３ＢからＡＮＤゲート８４Ａ，８４
Ｂを介してＦＩＦＯ２４Ａ，２４ＢにリードクロックＣ
ＬＫＣ，ＣＬＫＤとして供給される。その結果、ＦＩＦ
Ｏ２４Ａ，２４Ｂからは交互にデータが読み出されるよ
うになる。

【００３９】また、この実施例では、上記ＦＩＦＯ２４
Ａ，２４Ｂから読み出されたデータ（内蔵ＲＡＭのリー
ドアドレス，ライトアドレスを含む）を切り換えるセレ
クタ８５Ａ，８５Ｂと切り換えられたデータを保持する
バッファ８６Ａ，８６Ｂが設けられており、セレクタ８
５Ａ，８５Ｂは上記ＦＩＦＯ２４Ａにリードクロックと
して供給される信号（ＣＬＫＣ）に応じて、それがロウ
レベルのときはＦＩＦＯ２４Ａから読み出されたデータ
とアドレスを選択してバッファ８６Ａ，８６Ｂに保持さ
せる。一方、上記ＦＩＦＯ２４Ａにリードクロックとし
て供給される信号（ＣＬＫＣ）に応じて、それがハイレ
ベルのときは、セレクタ８５Ａ，８５ＢはＦＩＦＯ２４
Ｂから読み出されたデータとアドレスを選択してバッフ
ァ８６Ａ，８６Ｂに保持させる。上記セレクタ８５Ａ，
８５Ｂを切り換える信号としては、上記ＦＩＦＯ２４Ｂ
にリードクロックとして供給される信号（ＣＬＫＤ）を
用いるようにしても良いことは言うまでもない。

【００４０】上記バッファ８６Ａ，８６Ｂと再構成ＲＡ
Ｍ２６との間にはバス切換え回路８７Ａ，８７Ｂが設け
られており、制御用マイクロコンピュータ２０から出力
されるバス切換え信号ＢＣによって再構成ＲＡＭ２６を
上記バッファ８６Ａ，８６Ｂ側のバスまたは制御用マイ
クロコンピュータ側のバスのいずれかに接続させるよう
に構成されている。さらに、上記制御用マイクロコンピ
ュータ２０から出力されるバス切換え信号ＢＣが上記Ａ
ＮＤゲート８４Ａ，８４Ｂにゲート制御信号として供給
されており、バス切換え回路８７Ａ，８７Ｂがバッファ
８６Ａ，８６Ｂ側のバスを再構成ＲＡＭ２６に接続させ
ているときにのみＡＮＤゲート８４Ａ，８４Ｂを通して
ラッチ回路８３Ａ，８３Ｂの出力をリードクロックＣＬ
ＫＣ，ＣＬＫＤとしてＦＩＦＯ２４Ａ，２４Ｂへ供給さ
せて、再構成ＲＡＭ２６への書込みを可能とする。

【００４１】一方、バス切換え回路８７Ａ，８７Ｂが制
御用マイクロコンピュータ２０側のバスを再構成ＲＡＭ
２６に接続させているときはＡＮＤゲート８４Ａ，８４
Ｂを遮断してＦＩＦＯ２４Ａ，２４Ｂへのリードクロッ
クＣＬＫＣ，ＣＬＫＤの供給を停止して、ＦＩＦＯ２４
Ａ，２４Ｂから読み出されたデータの再構成ＲＡＭ２６
への書込みを禁止し、制御用マイクロコンピュータ２０
が再構成ＲＡＭ２６の読出しを行なえるように構成され
ている。上記ＡＮＤゲート８４Ａ，８４Ｂを設けてＦＩ
ＦＯ２４Ａ，２４ＢへのリードクロックＣＬＫＣ，ＣＬ
ＫＤの供給を停止可能とする代わりに、制御用マイクロ
コンピュータ２０にＦＩＦＯ２４Ａ，２４Ｂからのエン
プティフラグ信号ＥＦＡ，ＥＦＢを入力して、ＦＩＦＯ
２４Ａ，２４Ｂが空になったつまりＦＩＦＯ２４Ａ，２
４Ｂのデータがすべて再構成ＲＡＭ２６に転送されたこ
とを確認してから制御用マイクロコンピュータ２０が再
構成ＲＡＭ２６の読出しを行なうように構成しても良
い。

【００４２】また、上記ラッチ回路８３Ａの出力Ｑとラ
ッチ回路８３Ｂの出力／Ｑとを入力とするＡＮＤゲート
８８が設けられ、このＡＮＤゲート８８の出力が上記バ
ッファ８６Ａ，８６Ｂにデータの取込みを許可するイネ
ーブル信号／ＢＥＮとして供給される。従って、このイ
ネーブル信号／ＢＥＮは上記ＦＩＦＯ２４Ａ，２４Ｂに
供給されるリードクロックＣＬＫＣ，ＣＬＫＤのいずれ
か一方がロウレベルにされていずれかのＦＩＦＯ２４
Ａ，２４Ｂから読出しが行なわれている間はロウレベル
となり、バッファ８６Ａ，８６Ｂにデータの取込みを許
可する。一方、リードクロックＣＬＫＣ，ＣＬＫＤが共
にハイレベルにされていずれのＦＩＦＯ２４Ａ，２４Ｂ
からも読出しが行なわれない間はハイレベルとなり、バ
ッファ８６Ａ，８６Ｂへのデータの取込みを禁止する。

【００４３】さらに、上記ラッチ回路８３Ａの出力Ｑと
ラッチ回路８３Ｂの出力／Ｑとを入力とするＡＮＤゲー
ト８８の出力と準基本クロックＣＬＫＢとを入力とする
ＯＲゲート８９が設けられ、このＯＲゲート８９の出力
信号が上記再構成ＲＡＭ２６に対する書込み許可信号／
ＷＲＥとして供給される。上述したように、上記ＡＮＤ
ゲート８８の出力（／ＢＥＮ）は、上記ＦＩＦＯ２４
Ａ，２４Ｂに供給されるリードクロックＣＬＫＣ，ＣＬ
ＫＤのいずれか一方がロウレベルにされていずれかのＦ
ＩＦＯ２４Ａ，２４Ｂから読出しが行なわれている間
（Ｔ１，Ｔ３）ずっとロウレベルとされるため、図８に
示すように、クロックＣＬＫＣ，ＣＬＫＤのロウレベル
にされる期間Ｔ１，Ｔ３に対応して書込み許可パルスが
形成され、これによってバス切換え回路８７Ａ，８７Ｂ
がバッファ８６Ａ，８６Ｂ側のバスを再構成ＲＡＭ２６
に接続していることを条件にＦＩＦＯ２４Ａ，２４Ｂか
ら読み出されたアドレスおよびデータによる書込みが実
行される。

【００４４】なお、図８において、期間Ｔ２においてＦ
ＩＦＯ２４Ａ，２４Ｂからの読出しが行なわれていない
のは、データ，が読み出された時点でＦＩＦＯ２４
Ａ，２４Ｂが空になり、ＦＩＦＯ２４Ａ，２４Ｂからそ
れぞれ出力されるエンプティフラグ信号ＥＦＡ，ＥＦＢ
が、読み出しデータがなくなったことを示すロウレベル
に変化されているためである。

【００４５】次に、本実施例のシステム評価装置におけ
るエバチップ１０の内蔵ＲＡＭ１３内のデータを再構成
ＲＡＭ２６内に再構成する際の手順を図９を用いて説明
する。 図９には、ＣＰＵ１１が図９（Ａ）のようなア
ドレスとデータを上から順番に内部バス１２上へ出力し
て内蔵ＲＡＭ１３に書込みを行なった場合のデータの流
れが示されている。

【００４６】図９（Ａ）のようなアドレスとデータがＣ
ＰＵ１１から順に出力されると、内蔵ＲＡＭ１３では、
図９（Ｂ）のようにアドレス「１０００」，「１０１
０」，「１０１６」の位置にデータ「５０」，「１
Ｆ」，「３３」が順に書き込まれる。そして、次に同一
のアドレス「１０１０」が出力されるため、元のデータ
「１Ｆ」が「６０」に書き換えられる。続いて、アドレ
ス「１１００」にデータ「５５」が書き込まれ、その後
アドレス「１０１６」のデータ「３３」が「ＡＡ」に、
またアドレス「１１００」のデータ「５５」が「４３」
に書き換えられる。

【００４７】一方、ＣＰＵ１１から出力された図９
（Ａ）のアドレスとデータは、外部バスコントローラ１
５によって外部バス２２へ出力されるため、書込み回路
２３の動作によって、図９（Ｃ）のようにＦＩＦＯ２４
Ａ，ＦＩＦＯ２４Ｂに交互に書き込まれてゆく。そし
て、ＦＩＦＯ２４Ａ，２４Ｂに書き込まれたアドレスと
データは、再構成ＲＡＭ書込み回路２５の動作によって
読み出され、読み出されたアドレスに基づいて再構成Ｒ
ＡＭ２６に対応するデータが書き込まれる。そして、こ
の際、同一アドレスに関してはデータの上書きが行なわ
れる。そのため、図９（Ｄ）に示すように、内蔵ＲＡＭ
のデータを示す図９（Ｂ）と全く同一のデータ書込みが
実行され、再構成ＲＡＭには常に内蔵ＲＡＭと同一の記
憶データが再現されることとなる。

【００４８】従って、制御用マイクロコンピュータ２０
は再構成ＲＡＭ２６のデータを読み出してホスト側のパ
ーソナルコンピュータへデータを送りそのモニタ装置に
表示させることができる。その結果、オペレータはその
データとエンジンの稼働状態や自動車の走行状態とを比
較して判定を行ない、必要に応じて代替メモリ２１内の
制御パラメータを変更するなどしてシステムの最終調整
を行なうことができるようになる。

【００４９】以上、本発明をエンジン制御システムの評
価装置に適用した実施例について説明したが、この発明
はそれに限定されるものでなく、マイコン応用システム
のデバッグ等に用いられるエミュレータにも適用するこ
とができる。

【００５０】図１０に、本発明をエミュレータに適用し
た場合の一実施例のブロック図が示されている。

【００５１】この実施例のエミュレータは、図１０に示
すように、エミュレーションや各種デバッグ機能を実行
するためのエミュレーション制御部１０１、ユーザプロ
グラムの実行停止条件を設定し、条件が成立したときに
ユーザプログラムを停止させるブレーク制御部１０２、
プローブ１０９およびユーザーシステムＩ／Ｆケーブル
を介してユーザーシステムのバス上の信号を取得するト
レースメモリ１０３、エミュレーションや各種デバッグ
機能を実現するためのエミュレーション制御用プログラ
ムが格納されたりユーザーシステムのメモリが用意され
ていない場合に貸し出しされる代行メモリ１０４、ホス
トコンピュータとの間でデータ通信を行なうためのシリ
アルインタフェース１０５およびそれらの制御を司る制
御用マイクロコンピュータ１０６などから構成され、エ
ミュレータ１００から延長されたユーザインタフェース
ケーブル１０７の先端のポッド部１０８がユーザーシス
テム上のＭＰＵソケット１１０に結合されることによ
り、ユーザーシステムと接続されるようにされている。

【００５２】なお、上記ポッド部１０８内にユーザーシ
ステムに用いられるマイクロコンピュータと同等の機能
を有する代行マイクロコンピュータ（エバチップ）が設
けられている。

【００５３】上記構成は一般的なエミュレータと同一の
構成であり、評価用マイクロコンピュータがユーザプロ
グラムとエミュレーションプログラムとを切り替えなが
ら実行して、ユーザプログラム実行中にトレースメモリ
１０３に記憶されたデータを解析することでデバッグを
行えるように構成されている。

【００５４】この実施例では、上記一般的なエミュレー
タの構成に加えてさらに、第１の実施例（図１参照）で
説明したのと同様の機能を有するＦＩＦＯ書込み回路２
３と、複数のＦＩＦＯからなるバッファメモリ２４と、
再構成ＲＡＭ２６および再構成ＲＡＭ書込み回路２５が
エミュレーションバス１１とシステムバス１１２との間
に設けられている。

【００５５】この実施例のエミュレータにおいても、上
記システム評価装置と同様に、エバチップ内の内蔵ＲＡ
Ｍのデータを再構成ＲＡＭ２６に再現することができ、
制御用マイクロコンピュータ１０６は、この再構成ＲＡ
Ｍ２６をアクセスすることでリアルタイムで内蔵ＲＡＭ
の記憶データを知ることができ、ユーザーシステムの効
率の良いデバッグが可能となる。

【００５６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、再構成ＲＡＭ書込み回路２５を設けて再構
成ＲＡＭ２６へのデータの再現を行なっているが、再構
成ＲＡＭ書込み回路２５を設ける代わりに、制御用マイ
クロコンピュータ２０（１０６）がプログラムに従って
つまりソフトウェア的にＦＩＦＯ２４Ａ，ＦＩＦＯ２４
Ｂから順次データを読み出して再構成ＲＡＭ２６へ書込
みを行なうように構成することも可能である。

【００５７】また、上記実施例では、バッファメモリ２
４（ＦＩＦＯ２４Ａ，２４Ｂ）の内蔵ＲＡＭデータの記
憶領域の容量が内蔵ＲＡＭの記憶容量の少なくとも２倍
の記憶容量を有するように構成することにより、バッフ
ァメモリがオーバーフローを起こしてデータの欠落を回
避するようにしたが、より確実にオーバーフローを防止
するため、バッファメモリへの書込みデータ数と読出し
データの数を監視する回路を設けてオーバーフローを起
こしそうになったらエバチップのＣＰＵに割り込みをか
けて内蔵ＲＡＭのアクセスを中止させるように構成する
ことも可能である。これによって、バッファメモリの容
量を必要最小限に抑えることができる。

【００５８】ただし、エミュレータにおけるトレースメ
モリはプログラムをあるポイントからあるポイントまで
走らせてその間のバス上の信号を蓄積しておいて後で読
出して解析するために用いられるのに対し、本発明の対
象とするシステム評価装置におけるバッファメモリは、
プログラムを走らせながら、内蔵ＲＡＭ内のデータの様
子をリアルタイムで監視するために用いられるもので、
書込みと並行して読出しが実行されるため、内蔵ＲＡＭ
の記憶容量の少なくとも２倍の記憶容量を有していれ
ば、実際にオーバーフローを起こすことはほとんど考え
られない。

【００５９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である自動車
のエンジン制御システムの評価装置に適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、空調装置や洗濯機などモータを備え微妙な制御が必
要とされる制御システムにおいて実際にシステムを稼働
させながら制御パラメータを得たいような場合に広く利
用することができる。

【００６０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００６１】すなわち、高速のＲＡＭを内蔵したマイク
ロコンピュータを用いたシステムの評価装置において、
内蔵ＲＡＭのデータを確実にモニタすることができると
ともに、評価用マイクロコンピュータと制御用マイクロ
コンピュータとの間に設けられたメモリへの上書きを回
避しつつ内蔵ＲＡＭのデータのリアルタイムモニタを行
なえるようになるという効果がある。

【図面の簡単な説明】

【図１】本発明を適用したシステム評価装置の一実施例
を示すブロック図である。

【図２】図１の実施例のシステム評価装置を適用して好
適なシステムの一例としての自動車エンジン制御システ
ムの構成例を示す説明図である。

【図３】図１の実施例のシステム評価装置を構成するＦ
ＩＦＯ書込み回路の具体例を示すブロック図である。

【図４】図３の実施例のＦＩＦＯ書込み回路の動作タイ
ミングを示すタイミングチャートである。

【図５】図４のＦＩＦＯ書込み回路を構成するＷＲ信号
発生回路の具体例を示すブロック図である。

【図６】図５のＷＲ信号発生回路の動作タイミングを示
すタイミングチャートである。

【図７】図１の実施例のシステム評価装置を構成する再
構成ＲＡＭ書込み回路の具体例を示すブロック図であ
る。

【図８】図７の再構成ＲＡＭ書込み回路の動作タイミン
グを示すタイミングチャートである。

【図９】実施例のシステム評価装置におけるエバチップ
の内蔵ＲＡＭ内のデータを再構成ＲＡＭ内に再構成する
際の手順を示すデータフロー図である。

【図１０】本発明をエミュレータに適用した場合の一実
施例を示すブロック図である。

【図１１】従来のシステム評価装置の構成例を示すブロ
ック図である。

【符号の説明】

１０ 評価用チップ（エバチップ） １１ ＣＰＵ（中央処理装置） １２ 内部バス １３ 内蔵ＲＡＭ １４ Ｉ／Ｏポート部 １５ 外部バスコントローラ ２０ 制御用マイクロコンピュータ ２１ 代替メモリ ２２ 外部バス ２３ ＦＩＦＯ書込み回路 ２４ バッファメモリ ２４Ａ，２４Ｂ ＦＩＦＯ ２５ 再構成ＲＡＭ書込み回路 ２６ 再構成ＲＡＭ ５０ システム評価装置 ５１ エンジン制御ボード ５２ エンジン制御ユニット １０１ エミュレーション制御部 １０２ ブレーク制御回路 １０３ トレースメモリ １０４ 代替メモリ １０５ シリアル通信インタフェース １０６ 制御用マイクロコンピュータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村田 浩之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 奥山 春一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 五十嵐 正樹 山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 評価対象のシステムに使用されるマイク
   ロコンピュータと同等の機能を有する評価用マイクロコ
   ンピュータを用いて評価対象システムを動作させて評価
   を行なうシステム評価装置において、 評価対象システムに使用されるマイクロコンピュータに
   内蔵されているメモリと同等の内蔵メモリを上記評価用
   マイクロコンピュータに持たせておくとともに、上記内
   蔵メモリに格納されるデータおよび対応するアドレスを
   複数のファーストイン・ファーストアウト方式のバッフ
   ァメモリに順次取り込んで保持させ、上記バッファメモ
   リに取り込まれたデータに基づいて上記内蔵メモリに対
   応する外付けメモリに書込みを行なって上記内蔵メモリ
   と同一のデータを上記外付けメモリに再現するデータ再
   構成手段を設け、上記外付けメモリに書き込まれたデー
   タを制御用マイクロコンピュータによって読出し可能に
   構成したことを特徴とするシステム評価装置。
2. 【請求項２】 評価対象のシステムに使用されるマイク
   ロコンピュータと同等の機能を有し評価対象システムに
   使用されるマイクロコンピュータに内蔵されているメモ
   リと同等の内蔵メモリを備えた評価用マイクロコンピュ
   ータと、 制御用マイクロコンピュータと、 上記内蔵メモリに格納されるデータおよび対応するアド
   レスを順次取り込んで保持する複数のファーストイン・
   ファーストアウト方式のバッファメモリと、 上記内蔵メモリに対応した記憶構成を有し上記制御用マ
   イクロコンピュータに接続された外付けメモリと、 上記バッファメモリに取り込まれたデータに基づいて上
   記外付けメモリに書込みを行なって上記内蔵メモリと同
   一のデータを上記外付けメモリに再現するデータ再構成
   手段とを備え、 上記外付けメモリに書き込まれたデータを上記制御用マ
   イクロコンピュータが読出し可能に構成されてなること
   を特徴とするシステム評価装置。
3. 【請求項３】 上記バッファメモリは、最終書込みデー
   タの格納位置を示すライトポイントと、最終読出しデー
   タの格納位置を示すリードポインタと、上記ライトポイ
   ンタの値と上記リードポインタの値を比較して一致した
   ときに未読出しのデータが存在しないことを示す信号を
   出力するように構成されていることを特徴とする請求項
   １または２に記載のシステム評価装置。
4. 【請求項４】 上記複数のバッファメモリのデータ用の
   記憶容量は、上記内蔵メモリの記憶容量の少なくとも２
   倍以上であることを特徴とする請求項１、２または３に
   記載のシステム評価装置。
5. 【請求項５】 上記データ再構成手段は、基本となるク
   ロックと上記複数のバッファメモリのそれぞれから出力
   される読出しデータの有無を示す信号とに基づいて上記
   バッファメモリに対する読出し用クロックを形成する読
   出しクロック生成回路を含んでなることを特徴とする請
   求項１、２、３または４に記載のシステム評価装置。
6. 【請求項６】 上記評価用マイクロコンピュータが実行
   するプログラムは、上記評価用マイクロコンピュータの
   外部に接続された代替メモリに格納されるように構成さ
   れていることを特徴とする請求項１、２、３、４または
   ５に記載のシステム評価装置。
7. 【請求項７】 請求項１、２、３、４、５または６に記
   載のシステム評価装置を搭載してなることを特徴とする
   自動車のエンジン制御システム。
8. 【請求項８】 評価対象のシステムに使用されるマイク
   ロコンピュータと同等の機能を有し評価対象システムに
   使用されるマイクロコンピュータに内蔵されているメモ
   リと同等の内蔵メモリを備えた評価用マイクロコンピュ
   ータと、 制御用マイクロコンピュータと、 上記評価対象のシステムのバス上の信号を逐次取り込ん
   で保持するトレースメモリと、 上記評価用マイクロコンピュータが実行する評価対象シ
   ステムの動作プログラムを任意の位置で停止させるブレ
   ーク制御回路と、 上記内蔵メモリに格納されるデータおよび対応するアド
   レスを順次取り込んで保持する複数のファーストイン・
   ファーストアウト方式のバッファメモリと、 上記内蔵メモリに対応した記憶構成を有し上記制御用マ
   イクロコンピュータに接続された外付けメモリと、 上記バッファメモリに取り込まれたデータに基づいて上
   記外付けメモリに書込みを行なって上記内蔵メモリと同
   一のデータを上記外付けメモリに再現するデータ再構成
   手段とを備え、 上記外付けメモリに書き込まれたデータを上記制御用マ
   イクロコンピュータが読出し可能に構成されてなること
   を特徴とするエミュレータ。