JPH1040130A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 内部の回路の間で伝送される信号を外部から
容易に観測できるようにする。 【解決手段】 ＣＰＵ１１には、制御バス１２、アドレ
スバス１３、及びデータバス１４の３つの内部バスによ
って、記憶回路１５、周辺機能ブロック１６、及び汎用
ポート１７が接続されている。内部バスを介してＣＰＵ
１１に接続された各要素は、全てＣＰＵ１１からアクセ
ス可能なアドレス空間にマッピングされている。汎用ポ
ート１７は、データレジスタを有している。そして、制
御レジスタ１８に、内部信号を外部出力すべき旨の設定
がされている間は、制御バス１２、アドレスバス１３、
及びデータバス１４上に出力された信号を、データレジ
スタに格納する。制御レジスタ１８は、ＣＰＵ１１に接
続されており、ＣＰＵ１１の制御により内容が書き換え
られる。制御レジスタ１８に格納されたデータの値が、
内部信号の外部出力指令となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は中央処理装置によっ
て各種データ処理を行うマイクロコンピュータに関し、
特に周辺処理装置や記憶回路を内蔵するマイクロコンピ
ュータに関する。

【０００２】

【従来の技術】マイクロコンピュータには、中央処理装
置（以下、ＣＰＵと呼ぶ）以外に、周辺処理装置や記憶
回路を含んでいるものがある。なお、以下の説明におい
てマイクロコンピュータと言った場合には、特にことわ
りのないかぎり、周辺処理装置や記憶回路を内蔵したも
のを指すものとする。

【０００３】このようなマイクロコンピュータに不具合
が発生した場合、誤動作の要因となった箇所を特定する
必要がある。そこで、従来のマイクロコンピュータの動
作解析は、例えば次のように行っていた。

【０００４】マイクロコンピュータに不具合が発生する
と、まず、誤動作の発生がどの回路によるものかを外部
出力端子へ出力される信号の動きから推定する。次に、
不具合の発生原因であると思われる箇所の集積回路上の
微細なパターンの信号を探す。その微細なパターンの信
号を、ＥＢ（エレクトロンビーム）テスター等により１
本ずつ波形出力する。そして、出力波形からマイクロコ
ンピュータの動作を解析し、不具合の発生原因を特定し
ていた。

【０００５】

【発明が解決しようとする課題】しかし、従来のような
方法では、不具合の発生原因を特定するのに非常に手間
と時間がかかった。しかも、周辺処理装置は、回路のパ
ターンの不出来により誤ったデータを受け取り、誤動作
を起こす場合がある。この場合、不具合が発生した際に
出力されるべき信号が、そのまま外部出力端子から出力
されるとは限らない。そのため、かなりの時間が経過し
た後に、そのマイクロコンピュータが不良であることが
発見されることがある。従って、不良品が次の工程へ送
られるのを防ぐには、試験時間を長くする必要があっ
た。

【０００６】そこで、マイクロコンピュータの内部の動
作をもっと直接的に観測することにより、動作解析を行
いたいという要望がある。記憶回路等を内蔵するマイク
ロコンピュータにおいては、内部の記憶回路に対するア
クセス内容を観測できることが、動作解析の上で非常に
有効である。例えば、集積回路を実装した基板上でソフ
トウェアのデバッグを行う場合、内部の記憶回路に期待
通りの値が書き込まれているか、あるいは期待通りの値
が読み出されているかをリアルタイムに検出できれば、
デバックが容易となる。

【０００７】なお、外部の記憶回路との接続機能を有す
るマイクロコンピュータもある。このようなマイクロコ
ンピュータであれば、内部記憶回路を対象とするソフト
ウェアのアドレスを、外部記憶回路を対象とするアドレ
スに書き換えることにより、ＣＰＵからのデータの書き
込み／読み出しを外部端子で観測することが可能であ
る。但し、これにはソフトウェアの内容に手を加える必
要があるため、ソフトウェアの変更に多くの労力が必要
であるとともに、ソフトウェアの変更の際に不具合を作
り込んでしまう可能性がある。

【０００８】また、従来のようなマイクロコンピュータ
のチップの試作段階において、内部記憶回路に製造上の
欠陥があった場合、対応するソフトウェアが欠陥のある
アドレスを使用する限り、他の回路の動作が正常であっ
ても廃棄するしかなかった。ところが、他の回路の動作
が正常であるなら、内部の記憶回路の代わりとなる記憶
回路を外部に接続し、ソフトウェアの評価等のために使
用したいという要望がある。

【０００９】本発明はこのような点に鑑みてなされたも
のであり、内部の回路の間で伝送される信号を外部から
容易に観測できるマイクロコンピュータを提供すること
を目的とする。

【００１０】

【課題を解決するための手段】本発明では上記課題を解
決するために、中央処理装置によって各種データ処理を
行うマイクロコンピュータにおいて、前記中央処理装置
に対して内部バスによって接続された内部回路と、内部
信号の外部出力指令を格納する指令格納手段と、前記内
部バスに接続されており、前記指令格納手段に格納され
た前記外部出力指令に応じて、前記内部バスを介して伝
送されている内部信号を外部出力端子へ出力する内部信
号出力手段と、を有することを特徴とするマイクロコン
ピュータが提供される。

【００１１】このマイクロコンピュータにおいて、ま
ず、指令格納手段に内部信号の外部出力指令を格納す
る。この状態で、中央処理装置が内部回路に対してアク
セスを行うと、内部バス上に内部信号が出力される。そ
の内部信号は、内部信号出力手段によって外部出力端子
へ出力される。

【００１２】また、別の発明では、中央処理装置によっ
て各種データ処理を行うマイクロコンピュータにおい
て、前記中央処理装置に対して、アドレスバス、データ
バス、及び制御バスからなる内部バスによって接続され
た内部記憶回路と、内部信号の外部出力指令を格納する
指令格納手段と、前記内部バスに接続されており、前記
指令出力手段に格納された前記外部出力指令に応じて、
前記内部バスを介して伝送されているアドレス、デー
タ、及び制御信号を外部出力端子へ出力するとともに、
前記内部記憶回路に対して出力されるべき制御信号を遮
断する内部信号出力手段と、を有することを特徴とする
マイクロコンピュータが提供される。

【００１３】このマイクロコンピュータにおいて、外部
出力端子へ外部の記憶回路を接続する。そして、指令格
納手段に内部信号の外部出力指令を格納する。この状態
で、中央処理装置が内部記憶回路のアドレスを指定して
アクセスを行うと、内部バスを介して伝送されているア
ドレス、データ、及び制御信号が、内部信号出力手段に
よって外部出力端子へ出力される。外部出力端子から出
力されたそれらの信号は、外部の記憶回路に入力され
る。そのアクセスが、リード要求であれば外部の記憶回
路からデータが読み出され、ライト要求であれば外部の
記憶回路へデータが書き込まれる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の第１の実施の形態
を示す図である。このマイクロコンピュータ１０は、中
央処理装置（ＣＰＵ）１１以外に、周辺処理装置や記憶
回路１５を内蔵したものである。

【００１５】マイクロコンピュータ１０は、ＣＰＵ１１
を中心に構成されている。このＣＰＵ１１が、命令の演
算処理等を行う。ＣＰＵ１１には、制御バス１２、アド
レスバス１３、及びデータバス１４の三つの内部バスに
よって、記憶回路１５、周辺機能ブロック１６、及び汎
用ポート１７が接続されている。内部バスを介してＣＰ
Ｕ１１に接続された各要素は、全てＣＰＵ１１からアク
セス可能なアドレス空間にマッピングされている。そし
て、ＣＰＵ１１が、記憶回路１５、周辺機能ブロック１
６、及び汎用ポート１７への読み出し／書き込みを制御
している。

【００１６】記憶回路１５は、ＣＰＵ１１が実行すべき
ソフトウェアや計算結果等を格納する。周辺機能ブロッ
ク１６には、マイクロコンピュータ１０の用途に応じた
各種周辺処理回路が設けられている。

【００１７】汎用ポート１７は、データレジスタを有し
ている。そして、制御レジスタ１８に、内部信号を外部
出力すべき旨の設定がされている間は、制御バス１２、
アドレスバス１３、及びデータバス１４上に出力された
信号を、データレジスタに格納する。汎用ポート１７内
のデータレジスタに格納されたデータは、双方向出力バ
ッファ１９を介して外部出力端子２０に出力される。な
お、制御レジスタ１８に内部信号の外部出力指令が設定
されていない場合は、汎用ポート１７は一般的な入出力
ポートとして使用される。従って、外部出力端子２０か
ら出力される信号は、汎用ポートの通常の出力データと
内部バスの信号とのいずれかの信号である。

【００１８】制御レジスタ１８は、ＣＰＵ１１に接続さ
れており、ＣＰＵ１１の制御により内容が書き換えられ
る。制御レジスタ１８に格納されたデータの値が、内部
信号の外部出力指令となる。即ち、制御レジスタ１８内
の所定のビットに「１」を立てれば、内部信号の外部出
力指令となる。

【００１９】ＣＰＵ１１から出力されたリード／ライト
（Ｒ／Ｗ）制御信号は、双方向出力バッファ１９に入力
されている。双方向出力バッファ１９は、このリード／
ライト制御信号によって、汎用ポート１７内の出力デー
タレジスタの値の外部出力端子２０への出力を制御す
る。

【００２０】このような構成のマイクロコンピュータ１
０の動作を解析する場合、まず、制御レジスタ１８に、
内部バス（制御バス１２、アドレスバス１３、及びデー
タバス１４）の信号を外部出力するように設定する。こ
の状態で、所定のソフトウェアを実行させる。

【００２１】ＣＰＵ１１は、命令を実行する過程で記憶
回路１５や周辺機能ブロック１６へのアクセスが発生す
ると、制御バス１２へ制御信号を出力し、アドレスバス
１３へアドレスを出力する。ＣＰＵ１１が出力した制御
信号とアドレスとは、汎用ポート１７内のデータレジス
タに格納される。

【００２２】ＣＰＵ１１からのアクセス要求がリード要
求であれば、アドレスによって指定された回路（記憶回
路１５、又は周辺機能ブロック１６）が、要求されたア
ドレスに該当するデータをデータバス１４上に出力す
る。データバス１４に出力された信号は、ＣＰＵ１１が
受け取るとともに、汎用ポート１７内のデータレジスタ
に格納される。

【００２３】一方、ＣＰＵ１１からのアクセス要求がラ
イト要求であれば、ＣＰＵ１１が、書き込みを行うべき
データをデータバス１４上に出力する。このデータは、
指定された回路に入力されるとともに、汎用ポート１７
内のデータレジスタに格納される。

【００２４】ＣＰＵ１１のアクセスが１サイクル終了す
ると、汎用ポート１７内の出力レジスタには、制御信
号、アドレス、及びデータが格納される。これらの情報
が、双方向出力バッファ１９を介して外部出力端子２０
へ出力される。外部出力端子へ出力された信号を観測す
ることにより、内部バスを介したデータの受渡しの内容
を直接検出することができる。なお、制御信号には、ラ
イトイネーブル（ＷＥ）、アウトプットイネーブル（Ｏ
Ｅ）信号等が含まれているため、そのアクセスが、リー
ド要求であるかライト要求であるかの判別もできる。

【００２５】以上のようにして、制御バス１２、アドレ
スバス１３、及びデータバス１４上の信号を外部から観
測することが可能となる。これは、チップ試作後の初期
試験において誤動作があった場合の、原因の解析に有効
である。即ち、デバッグ等のために動作の解析を行う際
に、どの時点でＣＰＵと他の回路との間で誤ったデータ
のやり取りが行われたのかを外部出力端子から検出する
ことができ、不具合の解析時間が大幅に減少する。

【００２６】また、チップの量産時の試験においては、
誤ったデータのやりとりが行われた時点で、そのチップ
が不良であることが判断できる。従って、早期に不良チ
ップを判定することが可能となり、テスト時間を短縮す
ることができる。

【００２７】なお、第１の実施の形態のようにアドレス
バス１３とデータバス１４との全ての信号を外部出力す
る場合、アドレスバス１３やデータバス１４の幅が太い
ほど、汎用ポート内のデータレジスタの多くのビットを
占有する。データレジスタを内部信号の出力のために占
有させることが望ましくない場合には、一部の内部信号
のみを外部出力の対象とすることもできる。

【００２８】このような出力すべき信号の限定は、制御
レジスタ１８内のビットの「０」、「１」で指定する。
また、内部信号の出力に関する各種機能のオン・オフの
指令を、制御レジスタ１８内の所定のビットに割り当て
ることもできる。例えば、制御レジスタ１８の各ビット
に次のような指令を割り当てる。

【００２９】あるビットに、内部バスの出力の許否を示
す指令を割り当てる。このビットに「１」が入力されて
いた場合に、内部信号の外部出力指令となる。別のビッ
トには、汎用ポート１７の占有ビット数を減らすため
の、内部バスのビット数を示す指令を割り当てる。この
ビットで指令された数の信号が、汎用ポート１７内のデ
ータレジスタに格納される。例えば、データバスに対応
して設けられたビットに「０」が設定されていれば、デ
ータバスの全ての信号（データバスの幅が３２ビットで
あれば、３２ビット）をデータレジスタに格納し、デー
タバスに対応して設けられたビットに「１」が設定され
ていれば、データバスの半分の信号（データバスの幅が
３２ビットであれば、１６ビット）をデータレジスタに
格納する。

【００３０】このように、制御レジスタ１８の各ビット
に、各種機能の切り換え指令を割り当てておくことによ
り、動作解析を行う際の態様に応じて、所望の内部信号
のみを、外部出力端子から観測することができる。

【００３１】なお、データバス１４の一部の信号のみを
外部出力の対象とした場合、実際に行われたアクセスの
データ量が分からなくなる可能性がある。即ち、ＣＰＵ
１１からのアクセスには３２ビット、１６ビット、８ビ
ット等のアクセスタイプがあるため、例えば３２ビット
幅のデータバスの下位１６ビットのみを汎用ポート経由
で外部出力した場合、行われたアクセスが３２ビットの
アクセスであるか１６ビットのアクセスであるかの判別
ができない。そこで、データアクセスの対象が何ビット
だったのかを知る補助的な手段として、アクセスタイプ
を示す信号も外部出力の対象とすることができる。

【００３２】アクセスタイプを示す信号は、アクセス対
象のデータ量をコード化したものである。例えば、３２
ビットは「１１」、１６ビットは「１０」、８ビットは
「０１」、４ビットは「００」等である。外部出力すべ
き信号が下位１６ビットであれば、１６＋２ビット分の
汎用ポート１７内の領域が使用される。このアクセスタ
イプを示す信号は、ＣＰＵ１１内部で生成され、制御レ
ジスタ１８を経由して汎用ポート１７へ出力される。そ
して、汎用ポート１７から、内部バスの信号とともに外
部出力端子２０に出力される。

【００３３】このように、アクセスタイプを示す信号を
外部出力の対象とすることにより、出力データ信号のビ
ット数を減らしたことによる情報量の減少を補うことが
できる。

【００３４】ところで、上記の第１の実施の形態で説明
したマイクロコンピュータ１０は、内部バス上の信号を
外部で観測することのみを目的としたものであるが、Ｃ
ＰＵから内部の記憶回路へのアクセスを、外部に接続し
た記憶回路に行わせることも可能である。そのような実
施の形態を次に説明する。

【００３５】図２は本発明の第２の実施の形態を示す図
である。このマイクロコンピュータ３０には、図１の実
施の形態と同様に、ＣＰＵ３１、制御バス３２、アドレ
スバス３３、データバス３４、記憶回路３５、周辺機能
ブロック３６、汎用ポート３７、及び制御レジスタ３８
が設けられている。これらの機能は、図１に示したもの
と同様であるため、説明を省略する。

【００３６】この実施の形態では、さらに、制御レジス
タ３８に接続されたチップセレクト制御回路３９が設け
られている。チップセレクト制御回路３９は、アドレス
バス３３の上位ビットを取り込んでおり、そのビットの
信号からチップセレクト信号を出力すべき回路を特定す
る。そして、記憶回路３５、周辺機能ブロック３６、汎
用ポート３７、及びマルチプレクサ４０の中のいずれか
に対して、チップセレクト信号を出力する。

【００３７】このマイクロコンピュータ３０には、４つ
のマルチプレクサ（ＭＰＸ）４０〜４３が設けられてい
る。マルチプレクサ４０には、チップセレクト制御回路
３９と汎用ポート３７とからの信号が入力されている。
マルチプレクサ４１には、制御バス３２と汎用ポート３
７との信号が入力されている。マルチプレクサ４２に
は、アドレスバス３３と汎用ポート３７との信号が入力
されている。マルチプレクサ４３には、データバス３４
と汎用ポート３７とからの信号が入力されている。これ
らのマルチプレクサ４０〜４３は、制御レジスタ３８か
らの信号によって出力すべき信号の切り換えが制御され
ている。

【００３８】マルチプレクサ４０〜４３から出力された
信号は、それぞれ双方向出力バッファ４４〜４７を介し
て外部出力端子４８〜５１に出力される。双方向出力バ
ッファ４４〜４７は、ＣＰＵ３１からのリード／ライト
制御信号によって、出力が制御されている。

【００３９】このような構成のマイクロコンピュータ３
０において、まず、チップセレクト信号と各内部バスの
信号とが外部に出力されるように、制御レジスタ３８に
値を設定する。また、内部の記憶回路３５へは、アクセ
スが行われないように制御レジスタ３８に値を設定す
る。

【００４０】そして、内部の記憶回路３５の代わりとし
て使用する外部記憶回路を用意する。その外部記憶回路
の端子を、マイクロコンピュータ３０の外部出力端子４
８〜５１に接続する。具体的には、外部記憶回路のチッ
プセレクト信号の入力端子を外部出力端子４８に接続
し、外部記憶回路のライトイネーブル（ＷＥ）信号の入
力端子とアウトプットイネーブル（ＯＥ）信号の入力端
子とを外部出力端子４９に接続し、外部記憶回路のアド
レス入力端子を外部出力端子５０に接続し、外部記憶回
路のデータ入出力端子を外部出力端子５１に接続する。
このような状態で、所定のソフトウェアを実行させる。

【００４１】ＣＰＵ３１は、命令を実行する過程で記憶
回路３５や周辺機能ブロック３６へのアクセスが発生す
ると、制御信号を制御バス３２へ出力し、アドレスをア
ドレスバス３３へ出力する。ＣＰＵ３１が出力した制御
信号とアドレスとは、マルチプレクサ４１，４２を介し
て外部出力端子４９，５０に出力される。この時、チッ
プセレクト制御回路３９が、アドレスバス３３の信号か
ら、アクセス対象となる回路を検出し、その回路に対し
てチップセレクト信号を出力する。但し、アクセス対象
が記憶回路３５であった場合には、記憶回路３５へはチ
ップセレクト信号を出力せず、マルチプレクサ４０に対
してチップセレクト信号を出力する。マルチプレクサ４
０は、入力されたチップセレクト信号を外部出力端子４
８へ出力する。

【００４２】ＣＰＵ３１からのアクセス要求がリード要
求であれば、アドレスによって指定された回路が、要求
されたアドレスに該当するデータをデータバス３４上に
出力する。リード要求が記憶回路３５に対するものであ
れば、外部記憶回路がデータを出力する。そのデータ
は、外部出力端子５１からマイクロコンピュータ３０内
に入力され、ＣＰＵ３１に渡される。

【００４３】一方、ＣＰＵ３１からのアクセス要求がラ
イト要求であれば、ＣＰＵ３１が、書き込みを行うべき
データをデータバス３４上に出力する。このデータは、
指定された回路に入力される。そのデータはマルチプレ
クサ４３を介して外部出力端子５１にも出力され、ライ
ト要求が記憶回路３５に対するものであれば、そのデー
タが外部記憶回路の所定のアドレスに格納される。

【００４４】このようにして、マイクロコンピュータ３
０内の記憶回路３５へ行われるべきアクセスを、外部に
接続した記憶回路に行わせることができる。その結果、
記憶回路３５へ行われるべきアクセスをリアルタイムで
確認でき、ソフトウェアのデバッグ等の作業効率が向上
する。しかも、アクセス先の切り換えは、制御レジスタ
の値をソフトウェアによって変更するだけでよく、非常
に簡単である。

【００４５】また、試作段階で内部記憶回路に製造上の
欠陥があった場合でも、内部の記憶回路の代わりに外部
の記憶回路を接続し、ソフトウェアの評価等の作業を問
題なく進めることができる。これにより、効率よく開発
を行うことができる。

【００４６】

【発明の効果】以上説明したように本発明では、指令格
納手段により内部信号の外部出力指令を出力し、内部信
号出力手段が、外部出力指令に応じて、内部バスを介し
て伝送されている内部信号を外部出力端子へ出力するよ
うにしたため、マイクロコンピュータの内部で伝送され
ているデータを、外部から容易に観測することができ
る。

【００４７】また、内部バスの信号を外部出力端子から
出力するとともに、内部記憶回路に対するアクセスを遮
断するようにしたため、外部出力端子に接続した記憶回
路を、内部記憶回路の代わりとして使用することが可能
となる。

【図面の簡単な説明】

【図１】図１は本発明の第１の実施の形態を示す図であ
る。

【図２】図２は本発明の第２の実施の形態を示す図であ
る。

【符号の説明】

１０・・・マイクロコンピュータ、１１・・・中央処理
装置（ＣＰＵ）、１２・・・制御バス、１３・・・アド
レスバス、１４・・・データバス、１５・・・記憶回
路、１６・・・周辺機能ブロック、１７・・・汎用ポー
ト、１８・・・制御レジスタ、１９・・・双方向出力バ
ッファ、２０・・・外部出力端子。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 中央処理装置によって各種データ処理を
   行うマイクロコンピュータにおいて、 前記中央処理装置に対して内部バスによって接続された
   内部回路と、 内部信号の外部出力指令を格納する指令格納手段と、 前記内部バスに接続されており、前記指令格納手段に格
   納された前記外部出力指令に応じて、前記内部バスを介
   して伝送されている内部信号を外部出力端子へ出力する
   内部信号出力手段と、 を有することを特徴とするマイクロコンピュータ。
2. 【請求項２】 前記指令格納手段は、所定のビットの設
   定値が、内部信号の外部出力の許否を示しているレジス
   タであることを特徴とする請求項１記載のマイクロコン
   ピュータ。
3. 【請求項３】 前記内部信号出力手段は、外部出力端子
   に接続されており前記中央処理装置からアクセス可能な
   出力レジスタに、前記内部バス上に出力された信号を書
   き込むことにより、前記内部バスを介して伝送されてい
   る内部信号を外部出力端子へ出力することを特徴とする
   請求項１記載のマイクロコンピュータ。
4. 【請求項４】 前記内部回路は、データの記憶回路であ
   ることを特徴とする請求項１記載のマイクロコンピュー
   タ。
5. 【請求項５】 中央処理装置によって各種データ処理を
   行うマイクロコンピュータにおいて、 前記中央処理装置に対して、アドレスバス、データバ
   ス、及び制御バスからなる内部バスによって接続された
   内部記憶回路と、 内部信号の外部出力指令を格納する指令格納手段と、 前記内部バスに接続されており、前記指令出力手段に格
   納された前記外部出力指令に応じて、前記内部バスを介
   して伝送されているアドレス、データ、及び制御信号を
   外部出力端子へ出力するとともに、前記内部記憶回路に
   対するアクセスを遮断する内部信号出力手段と、 を有することを特徴とするマイクロコンピュータ。
6. 【請求項６】 前記内部信号出力手段は、入力側が前記
   内部バスと汎用ポートに接続され、出力側が外部出力端
   子に接続されたマルチプレクサの出力を、前記外部出力
   指令に応じて切り換えることにより、前記内部バスを介
   して伝送されているアドレス、データ、及び制御信号を
   外部出力端子へ出力することを特徴とする請求項５記載
   のマイクロコンピュータ。
7. 【請求項７】 前記内部信号出力手段は、前記内部記憶
   回路へ出力すべきチップセレクト信号を制御しており、
   前記指令格納手段に前記外部出力指令が格納されている
   場合には、前記内部記憶回路に対して出力すべきチップ
   セレクト信号を外部出力端子へ出力することにより、前
   記内部記憶回路に対するアクセスを遮断することを特徴
   とする請求項５記載のマイクロコンピュータ。