JP2009193604A - 半導体情報処理装置 - Google Patents
半導体情報処理装置 Download PDFInfo
- Publication number
- JP2009193604A JP2009193604A JP2009133289A JP2009133289A JP2009193604A JP 2009193604 A JP2009193604 A JP 2009193604A JP 2009133289 A JP2009133289 A JP 2009133289A JP 2009133289 A JP2009133289 A JP 2009133289A JP 2009193604 A JP2009193604 A JP 2009193604A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cpu
- information
- internal bus
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Debugging And Monitoring (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】デバッグサポートユニット(2a)からのCPU動作トレース情報とバスマスタ(7)のメモリアクセス時に出力される内部バス(3)上の内部アクセス情報をデバッグ指示信号に従って選択して外部へ伝達するマルチプレクサ(8,8A)を設ける。
【選択図】図1
Description
図1は、この発明の実施の形態1に従うCPU内蔵LSIの構成およびそのデバッグ環境を概略的に示す図である。図1において、CPU内蔵LSI1は、従来と同様、内部バス3に結合されるCPUコア2、プログラムを格納する読出専用メモリ(ROM)4、中間データを格納するためのランダム・アクセス・メモリ(RAM)5、および信号(データを含む)の入出力を行なうためのIOモジュール6と、ダイレクト・メモリ・アクセス・コントローラ(DMAC)7を含む。これらの構成要素2〜7は、内部バス3を介して相互接続される。IOモジュール6は、また内部IOバス14を介してIOピン端子13に結合される。この内部IOバス14は、IOピン端子13に含まれる端子と同一ビット幅を有する。
図2は、図1に示すCPUコア2の構成を概略的に示す図である。図2においては、CPUコア2は、実行すべき命令の番地を指定する命令アドレスを発生するプログラムカウンタ2bと、このプログラムカウンタ2bからの命令アドレスに従って図示しない命令メモリへアクセスし、指定された命令を実行する命令実行処理部2cを含む。この命令実行処理部2cは、CPU内部バス2dを介して制御信号およびアドレス信号およびデータを授受し、CPU内部バス2dは、図示しないIOポートを介して内部バス3に結合される。このCPUコア2においては、必要なデータおよびフラグなどを格納するレジスタ回路が設けられており、また必要なデータをキャッシュするキャッシュメモリも設けられているが、これらは図面を簡略化するために示していない。
図7は、この発明の実施の形態2に従うCPU内蔵LSIの構成を概略的に示す図である。この図7に示すCPU内蔵LSI1においては、内部バス3上の信号とデバッグサポートユニット(DSU)2aからのCPU動作トレース情報を選択するためのマルチプレクサ8Aは、その接続切換様態の制御が、ソフトウェアにより実現される。すなわち、マルチプレクサ8Aの選択様態の設定は、CPUコア2の制御の下に行なわれる。これにより、テストモードを指定するための信号を外部から入力する必要がなく、テストモード指定用ピン端子を削除することができる。
図10は、この発明の実施の形態3に従うマルチプレクサ8Aの構成を概略的に示す図である。図10に示すマルチプレクサ8Aにおいては、内部バス3からの内部バス信号が、クロック信号CLKに同期して転送動作を行なうフリップフロップ(FF)8dに与えられる。このフリップフロップ8dの出力する内部バス信号が、4つのサブバスSD1〜SD4に分割される。また、第1のマルチプレクサ8aと第2のマルチプレクサ8bの間に、同様、クロック信号CLKに同期して信号の転送を行なうフリップフロップ(FF)8eが設けられる。クロック信号CLKはCPUコア2の動作周波数を決定する。他の構成は、図8に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図13は、この発明の実施の形態4に従うマルチプレクサ8Aの構成を概略的に示す図である。図13に示すマルチプレクサ8Aにおいては、フリップフロップ(FF)8dからの信号を8ビットの信号に圧縮して第1のマルチプレクサ8aへ与える圧縮回路8fがさらに設けられる。第1のマルチプレクサ8aは、レジスタ回路8cからのテストモード指示信号に従って、この圧縮回路8fの出力信号、サブバスSD1〜SD4の信号のいずれかを選択してフリップフロップ(FF)8eへ与える。
上述の説明においては、CPU内蔵LSIが示されている。しかしながら、このCPU内蔵LSIは、与えられた命令に従って処理を実行するプロセッサとメモリが同一半導体チップ上に集積化されている半導体集積回路装置であれば、本発明は適用可能である。たとえば、ロジック(プロセッサ)と大記憶容量のメモリとが集積化されるロジック混載メモリであっても本発明は適用可能である。
Claims (4)
- 内部バスと、
前記内部バスに接続される中央処理装置およびバスマスタ装置とを有し、
前記中央処理装置の命令実行に応じて出力されるCPU動作トレース情報と、前記バスマスタ装置のメモリアクセスに応じて出力されるバスアクセス情報とを、外部から供給されるデバッグ指示信号に応じて選択的に外部へ出力する制御を行うデバッグ支援機能を有する、半導体情報処理装置。 - 前記バスアクセス情報は、前記内部バスを介して転送されるデータ情報、アドレス情報または制御情報を含む、請求項1記載の半導体情報処理装置。
- 前記CPU動作トレース情報および前記バスアクセス情報を格納するメモリ領域をさらに備える、請求項1または2記載の半導体情報処理装置。
- 前記外部から供給されるデバッグ指示信号に応じて、前記CPU動作トレース情報と前記バスアクセス情報とを選択的に外部へ出力する制御を行うデバッグ制御回路をさらに備える、請求項1から3のいずれかに記載の半導体情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009133289A JP2009193604A (ja) | 2009-06-02 | 2009-06-02 | 半導体情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009133289A JP2009193604A (ja) | 2009-06-02 | 2009-06-02 | 半導体情報処理装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14041199A Division JP4335999B2 (ja) | 1999-05-20 | 1999-05-20 | プロセッサ内蔵半導体集積回路装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010161667A Division JP2010231818A (ja) | 2010-07-16 | 2010-07-16 | デバッグシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009193604A true JP2009193604A (ja) | 2009-08-27 |
Family
ID=41075495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009133289A Pending JP2009193604A (ja) | 2009-06-02 | 2009-06-02 | 半導体情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009193604A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9928175B2 (en) | 2014-05-17 | 2018-03-27 | International Business Machines Corporation | Identification of a computing device accessing a shared memory |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57141760A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Semiconductor information processor |
JPH01266635A (ja) * | 1988-04-19 | 1989-10-24 | Hitachi Ltd | 半導体集積回路 |
JPH06214819A (ja) * | 1993-01-19 | 1994-08-05 | Toshiba Corp | 情報処理装置及びこの装置の評価システムならびに評価方法 |
JPH086918A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | マイクロコンピュータ |
JPH09106359A (ja) * | 1995-10-11 | 1997-04-22 | Nec Corp | 半導体集積回路 |
JPH09167105A (ja) * | 1995-09-11 | 1997-06-24 | Rockwell Internatl Corp | オンチップデバッグシステム |
JPH1040130A (ja) * | 1996-07-23 | 1998-02-13 | Sony Corp | マイクロコンピュータ |
JPH1078889A (ja) * | 1996-09-04 | 1998-03-24 | Mitsubishi Electric Corp | マイクロコンピュータ |
-
2009
- 2009-06-02 JP JP2009133289A patent/JP2009193604A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57141760A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Semiconductor information processor |
JPH01266635A (ja) * | 1988-04-19 | 1989-10-24 | Hitachi Ltd | 半導体集積回路 |
JPH06214819A (ja) * | 1993-01-19 | 1994-08-05 | Toshiba Corp | 情報処理装置及びこの装置の評価システムならびに評価方法 |
JPH086918A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | マイクロコンピュータ |
JPH09167105A (ja) * | 1995-09-11 | 1997-06-24 | Rockwell Internatl Corp | オンチップデバッグシステム |
JPH09106359A (ja) * | 1995-10-11 | 1997-04-22 | Nec Corp | 半導体集積回路 |
JPH1040130A (ja) * | 1996-07-23 | 1998-02-13 | Sony Corp | マイクロコンピュータ |
JPH1078889A (ja) * | 1996-09-04 | 1998-03-24 | Mitsubishi Electric Corp | マイクロコンピュータ |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9928175B2 (en) | 2014-05-17 | 2018-03-27 | International Business Machines Corporation | Identification of a computing device accessing a shared memory |
US9940237B2 (en) | 2014-05-17 | 2018-04-10 | International Business Machines Corporation | Identification of a computing device accessing a shared memory |
US10169237B2 (en) | 2014-05-17 | 2019-01-01 | International Business Machines Corporation | Identification of a computing device accessing a shared memory |
US10241917B2 (en) | 2014-05-17 | 2019-03-26 | International Business Machines Corporation | Identification of a computing device accessing a shared memory |
US11163681B2 (en) | 2014-05-17 | 2021-11-02 | International Business Machines Corporation | Identification of a computing device accessing a shared memory |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4335999B2 (ja) | プロセッサ内蔵半導体集積回路装置 | |
Hopkins et al. | Debug support for complex systems on-chip: A review | |
US6189140B1 (en) | Debug interface including logic generating handshake signals between a processor, an input/output port, and a trace logic | |
US6185732B1 (en) | Software debug port for a microprocessor | |
JP6557220B2 (ja) | プログラム可能なインタフェースベースの検証及びデバッグ | |
US6154856A (en) | Debug interface including state machines for timing synchronization and communication | |
US7010722B2 (en) | Embedded symmetric multiprocessor system debug | |
US7533302B2 (en) | Trace and debug method and system for a processor | |
JPH10111815A (ja) | デバッグシステム | |
JP2003006003A (ja) | Dmaコントローラおよび半導体集積回路 | |
US9678150B2 (en) | Methods and circuits for debugging circuit designs | |
US8762779B2 (en) | Multi-core processor with external instruction execution rate heartbeat | |
US10078113B1 (en) | Methods and circuits for debugging data bus communications | |
JP4450787B2 (ja) | 半導体集積回路装置 | |
US20070220333A1 (en) | Microcontroller information extraction system and method | |
GB2275119A (en) | A cached processor. | |
US7428661B2 (en) | Test and debug processor and method | |
US7231568B2 (en) | System debugging device and system debugging method | |
JPH11282709A (ja) | インサーキットエミュレータ | |
JP2009193604A (ja) | 半導体情報処理装置 | |
JP2010231818A (ja) | デバッグシステム | |
US9581643B1 (en) | Methods and circuits for testing partial circuit designs | |
JP2003263339A (ja) | デバック機能内蔵型マイクロコンピュータ | |
US10754743B2 (en) | Apparatus and method using debug status storage element | |
JP2004094451A (ja) | オンチップjtagインタフェース回路およびシステムlsi |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090602 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100608 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100609 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100716 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100831 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101105 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20101116 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110121 |