JPH09167105A - オンチップデバッグシステム - Google Patents

オンチップデバッグシステム

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JPH09167105A
JPH09167105A JP8239262A JP23926296A JPH09167105A JP H09167105 A JPH09167105 A JP H09167105A JP 8239262 A JP8239262 A JP 8239262A JP 23926296 A JP23926296 A JP 23926296A JP H09167105 A JPH09167105 A JP H09167105A
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debug
bus
data
register
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Application number
JP8239262A
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English (en)
Inventor
Donald D Harenberg
ドナルド・ディー・ハレンバーグ
A Watson George
ジョージ・エイ・ワトソン
Keith M Bindloss
ケイス・エム・ビンドロス
E Folwell Dale
デイル・イー・フォルウェル
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Boeing North American Inc
Original Assignee
Rockwell International Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3648—Software debugging using additional hardware
    • G06F11/3656—Software debugging using additional hardware using a specific debug interface
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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Abstract

(57)【要約】 【課題】 プロセッサ内でのアクセス困難な変数を参照
することを可能にする。 【解決手段】 デバッグポートは単一チップ・縮小命令
セットシグナルプロセッサ内部論理に組込まれる。完全
実装の場合、デバッグポートは、プロセッサとデバッグ
ポートの他要素からのデータをバッファし外部ソースか
らのデータを受ける回路を提供し、オフチップ接続を与
えるデバッグバスユニット２００と、デバッグポートが
受取るデバッグコマンドをデコードし実行する回路を提
供するデバッグコマンドユニット２０５と、データ付／
なしの命令をプロセッサ命令ストリームに挿入する回路
を提供するデバッグ命令ユニット２１０と、情報の外部
ソース（アナログ入力信号、外部制御信号、反復データ
信号等）をプログラム制御下でプロセッサに投入する回
路を提供するデバッグ投入／抽出ユニット２１５と、プ
ログラム／タスク実行モニタ回路を提供するデバッグフ
ローユニット２２０とを含む。

Description

【発明の詳細な説明】
【０００１】
【関連出願の参照】以下の同時係属中の米国特許出願は
オンチップデバッグ回路のさまざまな局面を開示してお
り、全体を本明細書に引用により援用する。 （ｉ）出願番号第08/079,580号「デバッギングマーカシ
ステム（Debugging Marker System ）」、ワトソン（Wa
tson）、ビンドロス（Bindloss）、フォルウェル（Folw
ell ）、１９９３年７月２１日出願 （ｉｉ）出願番号第08/155,891号、「分岐決定エンコー
ド方法（Branch Decision Encoding Scheme ）」、フォ
ルウェル（Folwell ）、クラーク（Clark ）、ハーレン
バーグ（Harenberg ）、１９９３年１１月２３日出願 引用するすべての係属中の出願は本出願と同じ譲受人に
譲渡されている。
【０００２】
【発明の分野】本発明は概してコンピュータシステム
（ハードウェアおよびソフトウェア）開発の分野に関
し、より特定的には、実時間でプロセッサ状態について
の情報を入手することができかつ実時間でデバッグコマ
ンドを実行することができるオンチップデバッグ回路に
関する。
【０００３】
【発明の背景】コンピュータシステム（ハードウェアお
よびソフトウェア双方）をデバッグするためのある従来
の方法は、ロジックアナライザをプロセッサのアドレス
バス、データバス、および何らかの制御機能信号に接続
することである。このようにして、開発エンジニアはこ
れらパラメータの状態を実時間でモニタすることができ
る。超大規模集積回路（ＶＬＳＩ）プロセッサ、特にシ
ングルチップのものにおいてこの方法が受ける根本的な
制限は、プロセッサの外部ピンで入手できる信号しか問
合せをすることができないということである。
【０００４】プロセッサ設計およびソフトウェアの複雑
化に伴い、プロセッサの外部ピンで与えられる情報のみ
に基づいてこうしたシステムをデバッグする上での効率
および能力が低下している。現在の複雑なコンピュータ
システムをデバッグするには、ほとんどがプロセッサの
内部でしか手に入れることができない数多くの変数（た
とえばデータ、アドレス、状態、および制御レジスタ内
容）を開発エンジニアはモニタする必要がある。これら
の変数にアクセスするには多数のデバッグ方法を使用し
なければならないことが多い。
【０００５】ブレークポイント法においては、プロセッ
サはブレークポイント命令までは通常の動作速度で実行
している（すなわちプログラムが実行されている）。ブ
レークポイントで、プログラムの実行は停止し、プロセ
ッサの状態が保存され、そこで開発エンジニアはシステ
ムをデバッグするのに必要な多くの重要なパラメータに
ついて調べる。しかしながら、この方法は基本的には静
的なデバッグ方法である。シグナルプロセッサのような
現在の複雑なプロセッサにおいて生じるいくつかの問題
は、このストップ・アンド・ゴースタイルの分析には不
向きなことが多い。第１に、ブレークポイント法は非常
に遅い。第２に、連続的に実時間でシステム評価を行な
うことを妨げる。たとえば、ブレークポイント法はアナ
ログ信号の評価／処理用に設計されたシグナルプロセッ
サをデバッグするために効果的に使用することができな
いことが多い、というのもブレークポイントでプロセッ
サを停止させると信号そのものの捕捉および処理の妨げ
となるからである。したがってプロセッサが意図された
タスクを実行しているときに評価することができない。
【０００６】コード置換法として知られている第２の方
法では、開発エンジニアは対象となる１つまたは複数の
変数に関連するプログラムコードを特定する。たとえ
ば、プロセッサの内部状態レジスタの状態を変更し得る
プログラム命令である。新たにソフトウェアルーチンが
書かれ、特定されたプログラム命令と置換される。次に
プロセッサ／プログラムが通常の動作速度で動作され
る。プログラムが、特定された命令が行なわれるべき時
点に到達すると、その代わりに置換されたルーチンが実
行される。典型的には置換ルーチンにより、プロセッサ
は特定された変数の状態およびその他の関連し得るプロ
セッサ状態情報をバッファメモリに出力する。その後プ
ログラムの実行は通常の方法で続行される。この方法に
は以下の欠点が含まれる。（１）プロセッサの動作に余
剰のサイクルが加えられ、コンピュータシステムを実時
間で評価する際の妨げとなるかもしれないこと、（２）
ターゲットプログラムにより明示的に操作される変数情
報の捕捉に限られていること、および（３）開発エンジ
ニアが評価するために、捕捉されたデータをバッファメ
モリから出してデバッグシステムに入れることについて
の問題があることである。
【０００７】第３のデバッグ方法は、ＩＥＥＥテストポ
ートおよびバウンダリ−スキャンアーキテクチャ（Test
Port and Boundary-Scan Architecture）（ＩＥＥＥ標
準番号１１４９．１）に具現化されている。このアーキ
テクチャは、プログラムの実行の停止時にプロセッサの
プログラムカウンタを捕捉する専用ハードウェアをプロ
セッサ内で使用することを規定している。この情報は次
にシリアルポートを通してプロセッサ外の装置に出力さ
れる。この方法の欠点には、情報の捕捉容量が制限され
ることおよび速度が遅いことが含まれている。テストポ
ートはシリアル形式で動作するため、実時間システムに
対応するほど速くはないことが多い。このことは特に実
時間シグナルプロセッサに当てはまるものである。
【０００８】別の従来のデバッグ方法はインサーキット
エミュレータ（ＩＣＥ）装置を使用することである。Ｉ
ＣＥ装置は一般的にはプロセッサの外部ピンよりも多く
の出力へのアクセスを提供するが、それでもなお非常に
限られたものである。さらに、ターゲットシステムと同
じ速度で実行することができるエミュレータを設計し製
造することは非常に困難であるため、この方法では実時
間でのデバッグを行なうことができないことが多い。
【０００９】現在のシングルチップのパイプライン化さ
れたコンピュータプロセッサの到来に伴い、コンピュー
タシステムの動作をモニタし、テストし、かつ制御する
（すなわちデバッグする）ことの上記のような難しさが
大幅に増大している。現在のプロセッサ設計は非常に複
雑であり、ピン数の制限および動作速度のためにチップ
外でモニタするには利用することができない多数の異な
る内部データ、アドレスバス、およびレジスタを利用す
る。上記の制限を克服する、複雑なプロセッサ（および
ソフトウェア）を実時間でデバッグするための装置およ
び方法が、本発明の主題である。
【００１０】
【発明の概要】本発明はアクセス不能なコンピュータプ
ロセッサ内で使用するためのコンピュータハードウェア
およびソフトウェア開発手段に関する。包括的にはオン
チップデバッグポートまたはより簡潔にデバッグポート
と称される本発明の好ましい実施例は、シングルチップ
の、縮小命令セットシグナルプロセッサの内部論理内に
組み入れられている。完全なデバッグポートの機能性
は、相互接続される５つの機能構成要素の相互作用によ
りもたらされる。
【００１１】デバッグバスユニット（ＤＢＵ）は、外部
インタフェースモジュール（ＩＭｏｄ）およびデバッグ
ワークステーションとの通信手段を提供する。これはシ
グナルプロセッサから集められたデータをバッファおよ
び出力し、デバッグポート内で使用するためのコマンド
およびデータ、ならびにシグナルプロセッサ内で使用す
るための命令およびデータを入力する。
【００１２】デバッグコマンドユニット（ＤＣＵ）は、
ＩＭｏｄまたはシグナルプロセッサから生じたコマンド
をデコードするための手段を提供する。ＤＣＵはそれ自
身に向けられたコマンドを実行し、ＩＭｏｄまたはその
他のデバッグポートユニットに向けられたコマンドは転
送する。ＤＣＵはまた、シグナルプロセッサによりその
内部レジスタの１つに書込まれたデータを出力すること
ができる。
【００１３】デバッグ命令ユニット（ＤＩＵ）は、デー
タを伴いまたは伴わずに命令をシグナルプロセッサの命
令ストリームに挿入するための手段を提供する。主要な
命令のタイプは、（１）内部シグナルプロセッサレジス
タおよびメモリからデバッグポートレジスタにデータを
移動させるもの、ならびに（２）シグナルプロセッサの
プログラムフローを変更するもの、を含む。ＤＩＵはま
たデータをシグナルプロセッサに転送したりシグナルプ
ロセッサから転送したりするのに使用できる。
【００１４】デバッグ投入／抽出ユニット（ＤＪＵ）
は、情報の外部ソース（たとえばアナログ入力信号をデ
ィジタル化して表現したもの、外部制御信号、または反
復されるデータ信号）をプログラムの制御の下にシグナ
ルプロセッサに投入するための手段を提供する。このこ
とはプログラム開発中にシミュレートされた入力データ
を提供する手段として特に重要である。ＤＪＵはまた、
通常はルーチンを介して与えられるであろうデータを実
行プログラムに与えることができる。このようにして、
これから開発されるルーチンの存在をシミュレートする
ことができる。この特徴のお蔭で、異なる開発者たち
が、入力のソースが十分に開発されるのを待たずしてシ
ステムの異なる局面を並行してデバッグすることができ
る。さらに、ＤＪＵは実行中のシグナルプロセッサのプ
ログラム／タスクにより生み出されるデータを、実時間
でＩＭｏｄまたはデバッグワークステーションに送った
り抽出したりすることができる。
【００１５】デバッグフローユニット（ＤＦＵ）は、タ
スク分岐決定をエンコードすることによりプログラム／
タスクフローをモニタするための手段を提供するので、
シグナルプロセッサのプログラムカウンタの内容を記録
し、圧縮し、かつ効率的に外部デバッグワークステーシ
ョンに伝送することが可能となり、デバッグワークステ
ーションは、圧縮された情報、ならびに元のコンパイル
および／またはアセンブルされたプログラムから、装置
のプログラムを通った経路を再現する。ＤＦＵは、同時
係属中の米国特許出願第08/155,891号の主題である。
【００１６】
【実施例の説明】
１．特定的な実施例の機能的説明 本発明の１つの実施例は、ＶＬＳＩ ＲＩＳＣシグナル
プロセッサのためのオンチップデバッグシステムにおい
て実現されるものとして、以下においては機能的用語で
説明する。本明細書では明確化のため実際に実現される
すべての特徴について説明することはしない。もちろ
ん、このような実際のデバイスの開発においては（どの
ような開発プロジェクトでも同様であるが）、実装ごと
に異なるであろう、システムおよびビジネス上の制約に
応じることなど、開発者の特定的な目的を達成するため
に、その実装例に特有の多数の決定を行なわねばならな
い。さらに、このような開発についての努力は複雑でか
つ時間を要するものではあるが、この開示の恩恵を受け
る当業者にとってはコンピュータ設計では必ず行なわれ
なければならない作業でもあることが理解されるであろ
う。
【００１７】１．１ 導入 本発明に従うオンチップデバッグ回路は、アクセス不能
なコンピュータプロセッサ内のプログラムフローをモニ
タし、かつ制御するための手段および装置に関連する。
デバッグポートと呼ばれる本発明に従う例示のオンチッ
プデバッグ回路は、シングルチップの縮小命令セットシ
グナルプロセッサの内部論理の中に組み入れられる。デ
バッグポートの目的は、シグナルプロセッサの動作に大
きく介入することなく実時間でデバッグ動作を行なうこ
とである。デバッグポートはいかなるプロセッサシステ
ムにおいても等しく有用に実装することができ、したが
ってシングルチップシグナルプロセッサに制限されるも
のではないことが当業者には理解されるであろう。
【００１８】さらに、デバッグポートを用いて、実時間
で、デバッグ命令をシグナルプロセッサの命令ストリー
ムに投入し、データを投入し（たとえば入力／出力デー
タをシミュレートし）、かつシグナルプロセッサの入力
制御信号を操作して（たとえばプロセッサを停止（ＨＡ
ＬＴ）またはブレイク（ＢＲＥＡＫ）モードにしたりそ
のモードから解除したり、シグナルプロセッサ例外を生
じさせたり、内部プロセッサＲＯＭから外部エミュレー
ションＲＯＭメモリにスイッチしたりして）、シグナル
プロセッサの実行に影響を及ぼすことができる。
【００１９】図１に示すように、本発明に従うオンチッ
プデバッグシステム１００は、機能的に４つの部分に分
割することができる。すなわち、（１）シグナルプロセ
ッサ回路１１０と同じ場所にあるデバッグポート回路１
０５、（２）外部デバッグバスおよびプロトコル１１
５、（３）外部インタフェースモジュール（ＩＭｏｄ）
１２０、および（４）デバッグワークステーション１２
５である。
【００２０】デバッグワークステーション１２５を用い
てシグナルプロセッサのプログラムをコンパイルおよび
／またはアセンブルし、デバッグ情報の非実時間処理を
行ない、デバッグ結果をシステムユーザ／エンジニアに
与える。典型的なデバッグワークステーションはたとえ
ば、サンマイクロシステムズの「ＳＰＡＲＣ」システム
とすることができる。
【００２１】ＩＭｏｄ１２０は、デバッグワークステー
ション１２５の非実時間処理と、デバッグポート回路１
０５およびシグナルプロセッサ１１０の実時間での高速
動作とをインタフェースするための手段を提供する。そ
のために、ＩＭｏｄは（１）デバッグポート行のデバッ
グ情報、および（２）デバッグポート回路から受取った
実時間情報をバッファするための手段を提供する。
【００２２】さらに、ＩＭｏｄ１２０を使用してデバッ
グポート１０５の動作をタスク実行（すなわちデバッグ
されているプログラム）の関数として動的に変えること
ができる。たとえば、タスク／プログラムがＡおよびＢ
という２つの異なるルーチンから構成されていると仮定
する。さらに、特定された１組のプログラム／プロセッ
サの変数がルーチンＡの実行中に分析され、別の組の変
数がルーチンＢの実行中に分析されるものと仮定する。
（この２組の変数が完全に異なるものである必要はな
い。）通常のタスク実行中に各々のルーチンに入ると、
ＩＭｏｄはそのルーチンに入ったという知らせを受けて
これに応答してオンチップデバッグ回路に所望の変数の
みの選択的な記録／モニタをさせることができる。この
特徴を支援するために、ＩＭｏｄは、必要時にデバッグ
ポートに伝送されるデバッグ設定データを一時的に蓄積
することができる。この特徴により、複数のデバッグ設
定をデバッグポート回路そのもの内でストアする場合に
必要となる、メモリのためのシグナルプロセッサチップ
の面積が少なくて済み、デバッグワークステーションか
らデバッグ設定を引き出す場合の速度の制約／遅延を克
服することができる。
【００２３】外部デバッグバスおよびプロトコル１１５
は、ピン数の制約内でできるだけ多くの情報をＩＭｏｄ
１２０とデバッグポート回路１０５との間で伝送するた
めの手段を提供する。ある実施例では、外部デバッグバ
スは１２ビットバス（８データビットおよび４制御ビッ
ト）であり、実装されるプロトコルは非同期バイト幅プ
ロトコルである。この方法の利点は、プロセッサが高速
化しても、ＩＭｏｄの速度もそれに対応して増大させる
必要がないことである。
【００２４】図２に示すように、デバッグポート１０５
そのものは、内部デバッグバス２２５および移動コント
ローラバス２３０という２つのバスを含む多数の機能構
成要素を含んでいる。矢印は各デバッグ回路構成要素と
これらのバスとの間での情報の流れの方向を示す。図示
しないが、これらの機能構成要素間には多数の制御およ
びデータラインが必要である。
【００２５】２００ デバッグバスユニット（ＤＢ
Ｕ）。ＩＭｏｄ１２０およびデバッグワークステーショ
ン１２５と通信するための手段を与える。シグナルプロ
セッサ１１０から集められたデータをバッファおよび出
力し、デバッグポート１０５で使用するためのコマンド
およびデータならびにシグナルプロセッサで使用するた
めの命令およびデータを入力する。
【００２６】２０５ デバッグコマンドユニット（ＤＣ
Ｕ）。ＩＭｏｄ１２０またはシグナルプロセッサ１１０
で発生されたコマンドをデコードするための手段を提供
する。ＤＣＵはそれ自身に向けられたコマンドを実行
し、ＩＭｏｄまたはその他のデバッグポートユニットに
向けられたコマンドは転送する。シグナルプロセッサに
よりその内部レジスタの１つに書込まれているデータを
出力することもできる。
【００２７】２１０ デバッグ命令ユニット（ＤＩ
Ｕ）。データを伴いまたはデータを伴わずに命令をシグ
ナルプロセッサ１１０の命令ストリームに挿入する手段
を提供する。最も重要な命令のタイプは、（１）シグナ
ルプロセッサ内部のレジスタおよびメモリからデバッグ
ポートレジスタにデータを移動させるもの、および
（２）シグナルプロセッサのプログラムフローを変更す
るものを含む。ＤＩＵの内部にあるレジスタを用いてデ
ータをシグナルプロセッサに転送したりシグナルプロセ
ッサから転送したりすることができる。
【００２８】２１５ デバッグ投入／抽出ユニット（Ｄ
ＪＵ）。プログラムの制御の下で、情報の外部ソース
（たとえばアナログ入力信号をディジタル化して表現し
たもの、外部制御信号、または反復されるデータ信号）
をシグナルプロセッサ１１０に投入するための手段を与
える。これはプログラム開発中に、シミュレートされた
入力データを与える手段として特に重要である。ＤＪＵ
はまた、実行しているタスク／プログラムに通常はルー
チンを介して与えられるデータを提供することができ
る。このようにして、これから開発されるルーチンの存
在をシミュレートすることができる。この特徴により異
なる開発者がシステムの異なる局面を並行してデバッグ
することができる、すなわち入力のソースが十分に開発
されるのを待つ必要がない。さらに、ＤＪＵは、実行し
ているシグナルプロセッサのプログラムにより発生され
るデータを実時間でＩＭｏｄ１２０またはデバッグワー
クステーション１２５に送ったり抽出したりすることが
できる。
【００２９】２２０ デバッグフローユニット（ＤＦ
Ｕ）は、タスク分岐決定をエンコードすることによりプ
ログラム／タスクのフローをモニタするための手段を提
供するため、シグナルプロセッサのプログラムカウンタ
の内容を記録し、圧縮し、外部のデバッグワークステー
ション１２５に効率的に伝送することができる。デバッ
グワークステーションは圧縮された情報ならびに元のコ
ンパイルおよび／またはアセンブルされたプログラムか
ら装置のプログラムを通った経路を再現することができ
る。ＤＦＵは同時係属中の米国特許出願第08/155,891号
の主題である。
【００３０】この実施例では、内部デバッグバス２２５
および移動コントローラバス２３０は１６ビット幅であ
り、外部デバッグバス１１５は１２ビット幅（８ビット
データおよび４ビット制御）である。本発明はオンチッ
プデバッグ回路１０５の実装を目的とする。そのため、
以下の開示では図１において概要が示されたこのデバッ
グシステムの局面を中心とする。
【００３１】１．２ デバッグシステム構成要素間の通
信 コンピュータシステムをデバッグするプロセスは、ある
意味ではコンピュータシステムのプロセッサの実行時の
状態に関連するデータを捕捉し、転送し、かつ解釈する
プロセスである。本発明に従うデバッグシステムでは、
データの伝送はパケット形式で行なわれる。デバッグの
プロセスは開発エンジニアとデバッグシステムとの間で
情報が（パケット形式で）双方向で伝送されることによ
り達成される。
【００３２】本発明のある実施例では、各パケットは整
数個のデータ半語が続く１６ビット（半語）ヘッダから
なる。ヘッダは、ヘッダに続く半語の数を示す３ビット
フィールドを含むさまざまなフィールドから構成され
る。ヘッダにエンコードされ得るその他の情報は以下を
含む。 １．意図するパケットの宛先、たとえばＤＩＵ２１０ま
たはＩＭｏｄ１２０。 ２．パケット内のデータのソース、たとえばＤＣＵ２０
５の内部のレジスタの１つ。 ３．たとえば特定されたデバッグポートのレジスタのビ
ットをセットすることまたはシグナルプロセッサを停止
／開始させることなどのオプションのコマンド。コマン
ドは可変長ビットとすることができる。 ４．ヘッダに続くデータの説明。たとえば、特定された
デバッグポートの機能構成要素（たとえばＤＪＵ２１
５）内のどのレジスタにデータが置かれるかというこ
と。
【００３３】採用するエンコード方法は任意的なもので
あり、設計エンジニアの特定的な好みによるものである
ことが当業者には理解されるであろう。
【００３４】１．３ デバッグバスユニット（ＤＢＵ） 前述のように、デバッグバスユニット（ＤＢＵ）２００
はデバッグポート１０５と、チップ外のＩＭｏｄ１２０
およびデバッグワークステーション１２５との間のデー
タをバッファする役割を果たす。ＤＢＵを拡大したもの
が図３に示されており、その構成要素については以下に
述べる。
【００３５】３００ サービス要求調停装置。ＤＢＵを
除きデバッグポート内のすべてのユニットは複数のサー
ビス要求（ＳＲ）出力を有する。これらの出力は、要求
しているユニット内のレジスタからＤＢＵの出力ＦＩＦ
Ｏ３１０へのデータの転送をＤＢＵが許可することを要
求するために用いられる。サービス要求調停装置は定期
的にサービス要求入力すべてのステータスをモニタす
る。調停装置３００は、１つ以上のサービス要求入力の
アサーションを検出すると、一度に１つを選択して確認
し、それらの要求に優先順位をつける。ＳＲの確認は要
求しているユニットに対して適切な信号要求確認信号を
アサートすることにより行なわれる。ある実施例では、
ＳＲ調停装置はセクション２で述べるように３５の異な
るＳＲ信号を受取る。各々のサービス要求信号はそれに
相当するサービス要求確認信号を有する。
【００３６】３０５ ヘッダジェネレータ。出力ＦＩＦ
Ｏメモリ３１０行きのすべてのパケットは関連するヘッ
ダを有する。（１つのヘッダのみからなるパケットもあ
り得る。）ヘッダジェネレータの機能は、出力ＦＩＦＯ
メモリに書込まれるほぼすべてのパケットに対しヘッダ
を生成することである。本発明のある実施例では、既に
ヘッダが含まれている２つのパケットがＤＢＵ２００に
送られる。これらのパケットはＤＣＵ２０５が発行する
ものであるが、これらはシグナルプロセッサ１１０によ
ってＤＣＵに書込まれる。ＳＲ調停装置３００は要求し
ているモジュールをヘッダジェネレータに対して特定す
るため、ヘッダジェネレータは適切なヘッダを発生する
ことができる。ある実施例では、各々のＳＲ入力に対し
別々のラインが調停装置３００とヘッダジェネレータと
の間に設けられる（上記の２つのパケットを除く）。い
くつかのヘッダにはステータスビットが含まれる。たと
えば、以前に書込まれたデータが出力ＦＩＦＯに送られ
る前にシグナルプロセッサがデバッグポートレジスタに
書込もうとすれば、オーバライト試行ステータスビット
がそのメッセージのヘッダにセットされる。セットされ
た「オーバライト試行ステータスビット」は、オーバラ
イトが阻止されたため、そのレジスタから来るはずであ
った次のパケットが失われていることを示す。（ステー
タス情報はデバッグポート内のほとんどのユニットから
ヘッダジェネレータに与えることが可能である。） ３１０ 出力ＦＩＦＯメモリ。デバッグポートからＩＭ
ｏｄ１２０およびデバッグワークステーション１２５に
送られるデータをストアするのに用いられる。図３に示
すように、出力ＦＩＦＯメモリは１６ビット内部デバッ
グバス２２５を介してデータ入力を受取る。この実施例
では、ＦＩＦＯには１６個の１６ビット半語をストアす
るのに十分なメモリがある。ＦＩＦＯメモリに半語が書
込まれるごとにカウンタがインクリメントされる。ＦＩ
ＦＯから半語が読出されるごとに同じカウンタがデクリ
メントされる。したがって、カウンタが正の場合はデバ
ッグポートからすぐ送り出すことができるデータがＦＩ
ＦＯにある。
【００３７】３１５ 出力ＦＩＦＯ書込制御。この回路
は、出力ＦＩＦＯメモリ３１０へのデータの書込動作
中、出力ＦＩＦＯメモリ３１０に対しＦＩＦＯ書込信号
および適切なアドレス信号を発生する責任を有する。Ｆ
ＩＦＯ書込コントローラはＦＩＦＯメモリに１６ビット
の半語各々が書込まれた後アドレスカウンタをインクリ
メントする。最上位ＦＩＦＯメモリへの書込の後、次に
発生されるアドレスはＦＩＦＯの最下位アドレスであ
る。これにより環状バッファアーキテクチャが実現され
ている。
【００３８】３２０ 出力ＦＩＦＯ読出制御。読出制御
回路は、出力ＦＩＦＯメモリ３１０からの読出動作中、
（１）読出されるべき出力ＦＩＦＯメモリのアドレスを
発生し、かつ（２）デバッグポートの外部８ビット出力
バス１１５上を伝送するためにＦＩＦＯの１６ビットの
半語を２つの８ビットバイトに分割することを可能にす
るＭＵＸ制御信号を発生する責任を有する。ＭＵＸ信号
は、最上位バイトが始めに伝送され、次に半語の最下位
バイトが伝送されることを確実にする。読出コントロー
ラのアドレス発生は、書込コントローラ３１５と同じ態
様で循環する。
【００３９】３２５ ＭＵＸ。上記のように出力ＦＩＦ
Ｏメモリの１６ビットの半語を２つの連続する８ビット
バイトに変換する責任を有する物理的ハードウェアであ
る。
【００４０】３３０ プロトコル論理。出力ＦＩＦＯメ
モリ３１０からＩＭｏｄ１２０へのデータ転送を調停す
る。これは、データが始めに出力ＦＩＦＯに書込まれた
ときｄｂｒｆ出力ラインで信号を送るという要求をＩＭ
ｏｄ１２０に伝送し、ｄｂｓｕ入力ラインで信号を送る
ことについてのＩＭｏｄからの許可を検出した後データ
を出力することにより行なわれる。
【００４１】３３５ 移動コントローラ。ＩＭｏｄ１２
０はデータがデバッグポートから転送されていないとき
はいつでも自由にデバッグポートにデータを伝送するこ
とができる。ＩＭｏｄからデバッグポートに送られるデ
ータは移動コントローラを通り、ここで内部デバッグポ
ートクロックと同期化され、８ビットバイトから１６ビ
ットの半語に変換される。データは移動コントローラか
ら出る際に１６ビットの移動コントローラバス２３０に
置かれる。移動コントローラはまた、メッセージのヘッ
ダが移動コントローラバスにあるときにはいつでもアサ
ートされる「ヘッダ存在」信号を発生する。
【００４２】図３に示すように、ＤＢＵ２００は一連の
制御およびデータラインを介して外部デバッグバスポー
ト１１５へのインタフェースの役割をする。この実施例
では、外部インタフェースラインは、（１）デバッグポ
ート１０５とＩＭｏｄ１２０との間でのデータハンドシ
ェイクを実現するためのｄｂｓｕおよびｄｂｒｆライ
ン、（２）デバッグポートへのおよびデバッグポートか
らのデータをそれぞれクロックするためのｄｂｃｌｋお
よびｄｂｃｌｋｒライン、ならびに（３）８ビットデー
タバス１１５を含む。ＤＢＵはまた図２に示すようにデ
バッグポートの内部デバッグバス２２５および移動コン
トローラバス２３０へのインタフェースの役割をする。
【００４３】１．３（ａ） デバッグポートからＩＭｏ
ｄへのデータ転送 例示のために、シグナルプロセッサ１１０がＤＪＵ２１
５内のレジスタＤＪ０６０５にデータを書込む場合につ
いて考察する。（ＤＪＵ２１５に関する詳細な情報は以
下において与えられる。）これは抽出動作を構成してい
る、すなわちデバッグポートはシグナルプロセッサから
データ／情報を抽出している。書込が発生すると、ＤＪ
Ｕはサービス要求調停装置３００が受取るサービス要求
信号を発生する（djs0.sr をアサートする）。調停装置
は確認信号をＤＪＵに送り、同時にヘッダジェネレータ
３０５がサービス要求に対し適切なヘッダを発生するよ
うな信号を送る。ヘッダジェネレータは適切なヘッダを
出力ＦＩＦＯメモリ３１０に設ける。
【００４４】ＤＪＵ２１５がＤＢＵの確認信号を受取る
と、始めに出力ＦＩＦＯにヘッダが書込まれるまで待機
し、次にレジスタＤＪ０ ６０５の内容を内部デバッグ
バス２２５に設ける。すべてのＤＪＵレジスタは３２ビ
ットであり内部デバッグバスは１６ビットであるため、
３２ビットデータ語の各々は２つのシーケンシャルな１
６ビットの半語として内部デバッグバスに出力される。
出力ＦＩＦＯ書込コントローラ３１５は出力ＦＩＦＯメ
モリ３１０へのデータの書込を制御する。出力ＦＩＦＯ
が以前に空であったのならば、ヘッダが出力ＦＩＦＯメ
モリに書込まれるとすぐに、プロトコル論理３３０はデ
バッグポートに利用できるデータがあることをＩＭｏｄ
１２０に（dbrf信号を介して）知らせる。
【００４５】プロトコル論理３３０がdbsu信号を介して
ＩＭｏｄ１２０から「送信許可」信号を受取ると、出力
ＦＩＦＯ読出コントローラ３２０に、出力ＦＩＦＯメモ
リ３１０からＩＭｏｄにデータを転送するよう通知す
る。データはＭＵＸ３２５を通して外部デバッグバス１
１５に転送され、最終的にはＩＭｏｄに転送される。
【００４６】１．３（ｂ） ＩＭｏｄからデバッグポー
トへのデータ転送−投入動作 前述のように、デバッグポートからＩＭｏｄにデータが
転送されていないときはいつでもＩＭｏｄ１２０はデバ
ッグポートに自由にデータを伝送する。例示のために、
ＩＭｏｄが複数の３２ビット語を有しており、これらを
ＤＪＵ２１５のＤＪ０ ６０５レジスタに埋込もうとし
ているものとする。これは一連の投入動作を構成する。
（デバッグポートがデータ／情報をシグナルプロセッサ
に投入している。）投入動作各々に対し、ＩＭｏｄは２
つの１６ビットの半語からなる３２ビットのデータが続
く１６ビットのヘッダを準備する。次にこの４８ビット
のパケットが８ビットバイトに分割され外部デバッグバ
ス１１５上を送られる。本実装例では、半語は最上位バ
イトの後に最下位バイトが来るようにして送られる。
【００４７】ＩＭｏｄ１２０がデバッグポート１０５に
データを送ろうとするとき、パケットが送られることが
前もって通知されるわけではない。ＩＭｏｄは各ヘッダ
の第１バイトが送られるときdbsuラインをアサートしど
の半語がヘッダでありどれがデータであるかを示す。ヘ
ッダおよびデータバイトが移動コントローラ３３５に到
達すると、１６ビットの半語に組立てられ、移動コント
ローラバス２３０上に置かれる前にデバッグポートの内
部クロックに同期化される。移動コントローラ３３５が
各ヘッダを移動コントローラバス上に出力するときに
は、ヘッダ存在出力をアサートすることによりバス上の
その他のユニットに半語の存在を示す。ＤＪＵ２１５が
ヘッダの存在を検出すると、そのメッセージがＤＪＵに
対するものであるかどうかを決定するのに十分なヘッダ
のビットを始めにデコードする。もしそうならば次に、
ＤＪＵはヘッダのその他のビットをデコードしてデータ
の最終的な宛先を決定する、すなわちデータがターゲッ
トとしているのはどの内部ＤＪＵレジスタであるかを決
定する。この例では、ＤＪ０に対するコードがデコード
され、ヘッダに続く２つの半語のデータがレジスタＤＪ
０ ６０５にロードされる。ＤＪＵがデータの最後の半
語をＤＪ０にロードするとき、ＤＪ０利用可能フラグも
セットする。ＤＪ０利用可能フラグは、シグナルプロセ
ッサが読出すことのできる、デバッグポートのステータ
スレジスタ内の１ビットである（セクション４で説明す
る）。投入動作が予期されるときにＤＪ０利用可能ビッ
トが定期的にモニタされるようにプログラムが書かれる
と、プログラムはＤＪ０が新しいデータを含むときを決
定することができる。シグナルプロセッサがＤＪ０にお
ける新しいデータを読出すと、２つの事象が生じる、す
なわち１）djr0.sr サービス要求がアサートされヘッダ
がＩＭｏｄに送られレジスタＤＪ０により多くのデータ
を書込みできることを示し、および２）ＤＪ０利用可能
フラグがリセットされＤＪ０レジスタに新しいデータが
もはやないことをシグナルプロセッサに示す。
【００４８】１．４ デバッグコマンドユニット（ＤＣ
Ｕ） 前に論じたように、デバッグコマンドユニット（ＤＣ
Ｕ）２０５は、ＩＭｏｄ１２０またはシグナルプロセッ
サ１１０から受取ったデバッグコマンドをデコードする
ための手段を与える。ＤＣＵの拡大ブロック図を図４に
示し、その構成要素を以下に説明する。
【００４９】４００：ＤＢＥレジスタ。移動コントロー
ラバス２３０を介してＩＭｏｄ１２０からヘッダ情報を
受取るレジスタ。１つの実施例では、ＤＢＥレジスタは
１６ビット幅であり、ゆえにヘッダ全体がロードされ得
る。他の実施例においては、ＤＢＥレジスタは、さらな
るＤＣＵデコードに必要なビットを複写のみするように
実現され得る。つまり（１）後に続くデータ半語の数を
指定するフィールドおよび（２）ＤＣＵ宛先を指定する
フィールドの後に残るビットは取除かれている。
【００５０】４０５：ＤＢＣレジスタ。シグナルプロセ
ッサデータバスからのデータをロードされ得る、３２ビ
ットのダブルバッファリングされるレジスタ。ＤＢＣレ
ジスタはそれに関連付けられる２つのアドレスを有す
る。最初の（上位の）アドレスは、ＤＢＣレジスタにロ
ードされたデータがその最上位半語（１６ビット）にヘ
ッダを含むことを示す。２番目の（下位の）アドレス
は、データが厳密にデータであること、つまりヘッダ情
報を全く含まないことを示す。
【００５１】ＤＢＣがヘッダ情報を含む場合には、その
ヘッダに対する宛先がＤＣＵそれ自体であるかを判断す
るために、ヘッダ内の宛先フィールドがデコードされ
る。ヘッダに対する宛先がＤＣＵである場合には、コマ
ンドを含むヘッダの一部がＤＣＵのデコード論理４１５
に送られる。宛先がＤＣＵでない場合には、dbc16c.sr
サービス要求またはdbc32c.sr サービス要求のいずれか
がアサートされて、ヘッダ／データをＩＭｏｄ１２０に
転送する。サービス要求dbc16c.sr は、後に続くデータ
半語数を特定するフィールドが０である場合にアサート
され、ＤＢＣがヘッダのみを含むことを示す。サービス
要求dbc32c.sr は、後に続くデータ半語数を指定するフ
ィールドが１である場合にアサートされ、ＤＢＣがヘッ
ダおよび１半語のデータを含むことを示す。
【００５２】ＤＢＣがデータのみを含む場合には、デー
タがＩＭｏｄ１２０に転送されるべきことを示すdbc32
d.sr 信号要求がアサートされる。
【００５３】４１０：ＭＵＸおよびＭＵＸ制御論理。コ
マンドデコード論理４１５ユニットに送るための２つの
可能なデバッグコマンド入力のうちの１つを選択する。
ＭＵＸデータ入力は、そのソースにかかわらず、コマン
ドデータの９ビットからなる。この回路の目的は、デコ
ードされ実行されるコマンドのソースを選択することで
ある。言い換えれば、ソースがＤＢＥレジスタである場
合には、ＤＣＵはＩＭｏｄ１２０により発行されるコマ
ンドをデコードし実行する。ソースがＤＢＣレジスタで
ある場合には、ＤＣＵはシグナルプロセッサ１１０によ
り発行される命令をデコードし実行する。 ４１５：コマンドデコード論理。入来９ビットコマンド
を１出力コマンド信号にデコードする。８つの一般的な
グループの信号：（１）ＤＣＵイネーブル信号、（２）
デバイスＲＯＭイネーブル信号、（３）ＤＦＵイネーブ
ル信号、（４）ＤＢＵコマンド、（５）ＤＣＵコマン
ド、（６）ＤＩＵコマンド、（７）ＤＪＵコマンド、お
よび（８）ＤＦＵコマンドが現在実現されている。セク
ション３がこれらコマンド／イネーブル信号のグループ
を説明している。
【００５４】４２０：サービス要求論理。シグナルプロ
セッサデータバスアドレスをデコードし、シグナルプロ
セッサ１１０からＤＢＵへ向けられるデータに対しＤＢ
Ｃレジスタ４０５のロード信号を発生する。シグナルプ
ロセッサがデータをＤＢＣレジスタ４０５の下位アドレ
スに向ける場合には、サービス要求dbc16c.sr またはdb
c32c.sr がアサートされる。シグナルプロセッサがデー
タをＤＢＣレジスタの上位アドレスに向ける場合には、
サービス要求dbc32d.sr がアサートされる。セクション
２．１は、ＤＣＵのサービス要求論理により発生される
他のサービス要求およびそれらの機能の表を含む。
【００５５】サービス要求確認信号は、元のサービス要
求の対象を実行するべく一連のステップをトリガするた
めに用いられる。たとえば、サービス要求論理が初めに
dbc32d.sr サービス要求を発生したとする。dbc32d.sr
確認がＤＢＵ２００から受取られると、ＤＣＵはまず、
ＤＢＵのヘッドジェネレータ３０５が適当なヘッダを出
力ＦＩＦＯメモリ３１０にロードしてしまうまで待機す
る。ＤＣＵは次いでＤＢＣレジスタの最下位半語（１６
ビット）を内部デバッグバス２２５上にゲートし、次い
でＤＢＣレジスタの最上位半語をゲートする。ＤＢＣレ
ジスタの最上位半語の転送の途中で、dbc32d.sr サービ
ス要求がデアサートされる。同様のシーケンスがすべて
のサービス要求を処理する際に用いられる。すべてのサ
ービス要求信号は、最後のデータ転送動作の途中まで、
アサートされた状態で保持される。この独自の設計によ
り、可変長メッセージ／データの効率的な処理が可能と
なる。
【００５６】４２５：ＤＢＧレジスタ。指定されるイネ
ーブル信号に対するラッチ機構を設ける、１６ビットの
セットアップおよびイネーブルレジスタ。このレジスタ
によりラッチされるイネーブル信号は、（１）ＲＴＣ
Ｅ、（２）ＲＳＰＢＥ、（３）ＲＳＰＢ、（４）ＳＭＭ
Ｅ、（５）ＰＲＯＭＥ、（６）ＤＲＯＭＥ、（７）ＤＦ
Ｅ、（８）ＮＥＸＣＥ、（９）ＱＥＸＣＥ、（１０）Ｄ
ＡＥ、および将来の使用のために予約される３ビットを
含む。これらのイネーブル信号はセクション３に記載さ
れる。
【００５７】４３０：ＤＢＳレジスタ。デバッグポート
全体からの３２のステータスビットの集まり。セクショ
ン４がこれらのビットおよびそれらの機能の簡単なリス
トを示す。
【００５８】４３５：実時間カウンタ。各デバッグポー
トクロックサイクルごとにインクリメントする３２ビッ
トカウンタ。この実時間カウンタの内容は、シグナルプ
ロセッサデータバスまたは内部デバッグバス２３０のい
ずれの上にも出力され得る。デバッグ動作中、この実時
間カウンタは、デバッグデータがデバッグポートにより
捕捉される時間を示すために用いられ得る。
【００５９】たとえば、信号処理プログラムは通常、数
値または計算オーバフローが生じないようにある動作の
後には結果がスケーリングされるように書かれる。しか
しながら、ときにランダムな間隔でプログラムが奇妙に
動作し、それがオーバフローのためではないかとプログ
ラマーが疑う場合を考えよう。そうであるかどうかを判
断するために、プログラマーは（１）オーバフロー例外
を可能にするようプログラムを修正し、（２）オーバフ
ロー例外ルーチンで、実時間カウンタの内容がＩＭｏｄ
１２０に送られるよう、ＤＢＣレジスタにヘッダを書込
む命令を含ませ、（３）種々のレジスタまたはメモリロ
ケーションの内容をＤＢＣレジスタに複写するような他
の命令を含ませ、それによってデータがＩＭｏｄ１２０
に送られるようにして、なぜオーバフローが生じている
かをプログラマーが判断できるようにする。
【００６０】４４０：ウォッチドッグタイマ。プログラ
ム／タスクデバッグ動作中に無限ループ状態に対するテ
ストをするために用いられ得る２ビット（４状態）カウ
ンタ。状態０はクリアまたはパワーオン状態を示す。状
態１は、実時間カウンタ４３５が１回オーバフローした
ことを示す。状態２は、実時間カウンタが２回オーバフ
ローしたことを示す。状態３は、実時間カウンタが３回
オーバフローしたことを示す。状態３に達すると、それ
はデバッグされているプログラムが無限ループにあるか
もしれないことを意味し、つまり、プログラムがタイマ
を状態０にリセットし戻すことができなかったことを意
味する。状態３に達すると、シグナルプロセッサ１１０
はパワーオンリセットされる。
【００６１】４４５：トリガ制御論理。信号trig＿inは
デバッグポート１０５への外部入力を表わし、特定の外
部事象の発生を示す。このトリガ制御論理は、trig＿in
信号におけるエッジ（ハイからローまたはローからハイ
への遷移）の発生およびそのレベルを記録し、この情報
をＤＢＳ４３０レジスタを介してシグナルプロセッサ１
００およびＩＭｏｄ１２０に利用可能なようにする。
【００６２】信号trig＿out はデコード論理４１５から
の命令に応答して発生される。たとえば、trig＿out 信
号（パルスまたはレベル）は、デバッグ下のプログラム
が指定されるルーチンに入るかまたは出るごとに、また
はループ（つまりfor −nextループ）の実行を完了する
ごとに発生され得る。このtrig＿out 信号は開発者の直
接の制御下にある。
【００６３】１．５ デバッグ命令ユニット（ＤＩＵ） 先に論じたように、デバッグ命令ユニット（ＤＩＵ）２
１０は、シグナルプロセッサ１１０の命令ストリーム
に、データを伴って、またはデータを伴わずに、命令を
挿入する手段を設ける。他のタイプの命令が処理されて
もよいが、主に興味ある命令のタイプは、（１）データ
を内部シグナルプロセッサレジスタとメモリとオンチッ
プデバッグポートレジスタとの間で移動させるか、また
は（２）シグナルプロセッサのプログラムフローを変え
るタイプのものを含む。ＤＩＵの拡大図が図５に示さ
れ、その構成要素が以下に説明される。
【００６４】５００：ＤＢＢバッファ。移動コントロー
ラバス２３０から、ＤＢＩ５００、ＤＢＡ５１０、ＤＢ
Ｄ５１５、またはスロットル５３５レジスタ行きのデー
タをロードされる３２ビットバッファ。
【００６５】５０５：ＤＢＩレジスタ。シグナルプロセ
ッサ１１０に投入される命令をロードされる３２ビット
レジスタ。ＤＩＵが投入データヘッダ内で指定された投
入基準を満たし、シグナルプロセッサの命令フェッチユ
ニットとハンドシェイクした後、ＤＢＩの内容はシグナ
ルプロセッサの命令バスに複写される。
【００６６】５１０：ＤＢＡレジスタ。ＤＢＩレジスタ
５０５を介してシグナルプロセッサ１１０に投入される
命令による使用のためのアドレスを供給し得る２４ビッ
トレジスタ。ＤＢＡの内容はシグナルプロセッサのデー
タバスに複写される。ＤＢＡレジスタの８ビットは、た
とえばメモリのブロックの内容をワークステーションに
転送するために投入される各命令の後に自動的にデクリ
メントし得るカウンタビットである。
【００６７】５１５：ＤＢＤレジスタ。シグナルプロセ
ッサのデータバスを用いてシグナルプロセッサ１１０へ
またはシグナルプロセッサ１１０からデータを転送する
ために用いられる３２ビットレジスタ。シグナルプロセ
ッサからＤＢＤレジスタにロードされるデータはdbd0.s
r サービス要求信号またはdbd1.sr サービス要求信号の
いずれかのアサーションを引起こし、それは次いでＤＢ
Ｄレジスタの内容をＤＢＤ２００へ送らせる。ＤＢＤレ
ジスタにロードされるデータがシグナルプロセッサ命令
ストリームに投入される命令と関連付けられる場合に
は、それは投入制御論理ユニット５２５の制御下でシグ
ナルプロセッサデータバス上にゲートされる。ＤＢＤレ
ジスタが投入演算に関連付けられないデータを含む場合
には、データは利用可能であり随意に読出され得ること
をシグナルプロセッサに知らせるようＤＢＳレジスタ４
３０のＤＢＤＡフラグがセットされる。ＤＢＳレジスタ
に関する情報についてはセクション４を参照されたい。
【００６８】５２０：ヘッダレジスタ。この１３ビット
レジスタは、ＤＩＵをパケットのための宛先として指定
する３ビットを除くヘッダビットのすべてを移動コント
ローラバス２３０からロードする。ヘッダレジスタの１
３ビットのうち、２ビットは、ＤＢＢ５００のデータが
ＤＢＩレジスタ５０５、ＤＢＡレジスタ５１０、ＤＢＤ
レジスタ５１５、またはスロットルレジスタ５３５のい
ずれにロードされるかを決定するためにデコードされ；
３ビットは、０、１または２データ半語がＤＢＢにロー
ドされたかどうかを判断するためにデコードされ（ＤＢ
Ｉは常に２半語をロードされ、ＤＢＡおよびＤＢＤは１
または２半語をロードされ、スロットルレジスタは１半
語をロードされ；０半語はメッセージがヘッダのみから
なることを示す）；１ビットは、ＤＢＤデータがＩＭｏ
ｄ１２０に送られるとＤＢＵヘッダジェネレータ３０５
によりヘッダに加えられるステータスビットをセットま
たはリセットし；残りの７ビットは投入制御論理５２５
に送られる。
【００６９】５２５：投入制御論理。命令投入を制御す
るヘッダの７ビットをデコードする。これらビットの各
々は以下の意味を有する。
【００７０】１．繰返しビット。０であれば、ＤＢＩレ
ジスタ５０５の命令が１回投入される。１であれば、Ｄ
ＢＩレジスタ５０５の命令は繰返して投入される（「繰
返して」は連続するということを必ずしも意味しないこ
とに注目されたい。）。
【００７１】２．スロットルビット。０であれば、ＤＢ
Ｉレジスタ５０５の命令はスロットルカウンタ５４０の
内容に関係なく投入される。１であれば、ＤＢＩレジス
タの命令はスロットルカウンタが０に達すると投入され
る。
【００７２】３．利用可能ビット。０であれば、ＤＢＩ
レジスタ５０５の命令は即座に投入される。１であれ
ば、ＤＢＩレジスタの命令はＤＢＤレジスタ５１５がロ
ードされた後に投入され、ＤＢＤ利用可能ビットがセッ
トされる。
【００７３】４．トリガビット。０であれば、ヘッダレ
ジスタ５２０のトリガコードおよびＤＣＵ２０５のデコ
ードされたトリガ信号は無視される。１であれば、いず
れかが生ずるとＤＢＩレジスタの命令が投入される。
【００７４】５．デクリメントビット。０であれば、Ｄ
ＢＡレジスタ５１０のカウントビットは各投入演算後に
デクリメントされない。１であれば、ＤＢＡレジスタの
カウントビットは各投入演算後にデクリメントされる。
【００７５】６．クイットビット。０であれば、命令投
入はＤＢＡレジスタ５１０のカウントビットが０にデク
リメントしても終了されない。１であれば、命令投入は
ＤＢＡレジスタ５１０のカウントビットが０にデクリメ
ントすると終了される。この動作は、繰返しビットがセ
ットされデクリメントビットがセットされる場合に引起
こされるのみである。
【００７６】７．待ちビット。０であれば、進行中のい
かなる繰返し動作も終了され、ＤＢＢバッファ５００の
データは宛先ビットにより指定されるレジスタに即座に
ロードされる。１であれば、すべての繰返し動作が完了
されるまでＤＢＢバッファのデータは保持され、その後
ＤＢＢバッファの内容は宛先ビットにより指定されるレ
ジスタにロードされる。
【００７７】５３０：レジスタ選択論理。以下の機能を
実行する：（１）シグナルプロセッサがＤＢＡレジスタ
５１０またはＤＢＤレジスタ５１５のいずれかを読もう
とすると、それはアドレス指定されるレジスタの内容を
シグナルプロセッサのデータバスに複写し、（２）シグ
ナルプロセッサがＤＢＡレジスタまたはＤＢＤレジスタ
のいずれかに書込もうとすると、それはシグナルプロセ
ッサデータバス上のデータをアドレス指定されるレジス
タにコピーし、（３）ＤＢＤレジスタが読出または書込
される場合には、それはセクション２に挙げられる対応
するサービス要求の１つをセットし、（４）サービス要
求確認信号がＤＢＤの内容を出力ＦＩＦＯメモリ３１０
に転送するために受取られると、それはまずヘッダジェ
ネレータがヘッダを出力ＦＩＦＯメモリに書込むまで待
機し、次いで最下位半語を、続いて最上位半語を内部デ
バッグバス２２５に複写する。
【００７８】５３５：スロットルレジスタ。バッファＤ
ＢＢ５００の最下位半語からロードされる１６ビットレ
ジスタ。このレジスタからの出力はスロットルカウンタ
５４０にロードされる。
【００７９】５４０：スロットルカウンタ。投入制御論
理５２５にスロットル信号（パルス）を出力する１６ビ
ットのカウントダウンカウンタであり、命令をいつ投入
すべきかを示す。上述の繰返しビットおよびスロットル
制御ビットに関連して用いられる。
【００８０】５４５：ハンドシェイク論理。ＤＩＵがシ
グナルプロセッサの命令ストリームに単一の命令を投入
することを許可されるよう要求するために、ＤＩＵ２１
０とシグナルプロセッサ１１０の命令フェッチユニット
との間でのコマンドハンドシェイクインタフェースを実
現するために用いられる。
【００８１】本発明において、この構成要素はまた、Ｎ
Ｏ−ＯＰ命令の連続するシーケンスを要求しそれをシグ
ナルプロセッサの命令ストリームに投入することによっ
てシグナルプロセッサのブレーク動作を実現する。この
構成要素は、ブレークモードを瞬間的に出てブレークモ
ードに戻る前に装置のプログラムメモリの単一の命令が
実行されるようにすることによって、シグナルプロセッ
サの１ステップ動作も実現する。この論理の細部がシグ
ナルプロセッサ設計（または他のオンチッププロセッサ
回路）に完全に依存すること、しかしそのような論理は
いかなる設計にも論理的かつ必要な部分であることが、
当業者には理解されるだろう。
【００８２】１．６ デバッグ投入／抽出ユニット（Ｄ
ＪＵ） 先に論じたように、デバッグ投入／抽出ユニット（ＤＪ
Ｕ）２１５は３つの主要な機能を有する。すなわち：
（１）情報の外部ソースをプログラム制御下でシグナル
プロセッサ１１０に実時間で投入するための手段を提供
し、（２）実行中プログラムにより発生されるデータを
ＩＭｏｄ１２０またはデバッグワークステーション１２
５への転送のために実時間で抽出し、（３）通常であれ
ばルーチンを介して与えられるであろうデータを実行プ
ログラムに供給する。ＤＪＵの拡大ブロック図が図６に
示され、その構成要素は以下に説明される。
【００８３】６００：ヘッダレジスタ。移動コントロー
ラバス２３０からＤＪＵ２１５宛のヘッダ情報を複写／
ロードし、それをデコードする。そのヘッダに続くデー
タを複写するために、ＤＪＵの内部レジスタ、つまりＤ
Ｊ０〜ＤＪ３のうちの１つを選択する。
【００８４】６０５：ＤＪ０レジスタ。移動コントロー
ラバス２３０とシグナルプロセッサデータバスとのいず
れからの入力をも受入れ得る３２ビットレジスタ。ＤＪ
０レジスタからの出力は、内部デバッグバス２２５また
はシグナルプロセッサデータバスのいずれにも送られ得
る。本実施例では、移動コントローラバスおよび内部デ
バッグバスは１６ビットバスである。したがって、ＤＪ
０レジスタは移動コントローラバスから２ステップでロ
ードされ、まずその最下位半語（１６ビット）がロード
され、それに続いてその最上位半語がロードされる。同
様に、ＤＪ０レジスタの内容は内部デバッグバスまたは
シグナルプロセッサデータバスに２ステップで複写さ
れ、まずその最下位半語（１６ビット）が複写され、そ
れに続いてその最上位半語が複写される。
【００８５】ＤＪ０投入動作を開始するために、シグナ
ルプロセッサ１１０はＤＪ０レジスタから読出を行なう
ことによってそのプロセスを開始し得、または代替的に
はＩＭｏｄ１２０がデータの最初の語をＤＪ０レジスタ
に書込むことによってそのプロセスを開始し得る。シグ
ナルプロセッサがこのプロセスを開始する場合には、読
出される最初の語は意味を有さず、破棄されるべきであ
る。
【００８６】ＤＪ０抽出動作を開始するためには、シグ
ナルプロセッサはデータをＤＪ０レジスタに書込むこと
によって常にそのプロセスを開始する。抽出データはＤ
ＪＵ２１５から内部デバッグバス２１５を介して転送さ
れる。
【００８７】６１０：ＤＪ０フラグレジスタ。サービス
要求：djr0.sr,djs0.sr,djf0.sr,およびdjow0.sr（これ
らのサービス要求信号の詳細についてはセクション２を
参照されたい）、ならびにＤＪ０使用済みフラグＤＪＦ
０（ＤＪＦ０使用済みフラグはデバッグポートのステー
タスレジスタＤＢＳの一部として読出される。このフラ
グの詳細についてはセクション４を参照されたい。）を
実現する５ビットからなるＤＪ０レジスタに対する補助
レジスタ。機能上、ＤＪ０フラグレジスタは、データ転
送動作中におけるレジスタＤＪ０とＤＢＵ２００との間
の自動ハンドシェイキングプロトコルを実現する。
【００８８】６１５：ＤＪ１レジスタ。機能的にＤＪ０
レジスタ６０５と等価である。 ６２０：ＤＪ１フラグレジスタ。機能的にＤＪ０フラグ
レジスタ６１０と等価である。
【００８９】６２５：ＤＪ２レジスタ。機能的にＤＪ０
レジスタ６０５と等価である。 ６３０：ＤＪ２フラグレジスタ。機能的にＤＪ０フラグ
レジスタ６１０と等価である。
【００９０】６３５：ＤＪ３レジスタ。機能的にＤＪ０
レジスタ６０５と等価である。 ６４０：ＤＪ３フラグレジスタ。機能的にＤＪ０フラグ
レジスタ６１０と等価である。
【００９１】１．７ デバッグフローユニット（ＤＦ
Ｕ） この発明に従うデバッグフローユニットは、同時係属中
の米国特許出願連続番号第０８／１５５，８９１号に記
載されている。
【００９２】１．８ この発明の利点 （１） この発明に従うデバッグポートはシグナルプロ
セッサの実行時状態に応答し、間欠的にしか生じない問
題の検出を可能にする。
【００９３】（２） この発明に従うデバッグポートは
特定的にはソフトウェア／ハードウェアの実時間デバッ
グを可能にするよう設計される。つまり、プログラム開
発情報はオンチッププロセッサの実行を中断することな
く集められる。加えて、このデバッグポートは標準的な
ブレークポイント１ステップデバッグ法を実現する。
【００９４】（３） ＤＢＵユニット２００は相手側の
外部インタフェースモジュール（ＩＭｏｄ１２０）と非
同期的に通信する。この特徴は、プロセス（半導体）技
術の進歩とともに、オンチップ（ＶＬＳＩ）デバイスが
より高速で動作するのを、ＩＭｏｄがプロセッサの速度
増大に追従することを要さずに可能にする。
【００９５】（４） ＤＣＵ２０５はシグナルプロセッ
サアプリケーション、つまりオンチッププロセッサ１１
０上で実行するプログラムの対話形デバッグを可能にす
る。特に、ＤＣＵは、どのルーチンが現在実行中かをア
プリケーションプログラムがしめすことのできる手段
（ＤＢＣレジスタ４０５）を提供し、それに応じてＩＭ
ｏｄ１２０がそのコードセグメント向けのデバッグコマ
ンドを送り返すことができる。
【００９６】（５） この発明のデバッグポートに特徴
的なのは、テスト中のプログラム、つまりオンチッププ
ロセッサまたはシグナルプロセッサ１１０で実行してい
るプログラムからコマンドを受入れる能力である。特
に、シグナルプロセッサアプリケーションは、ＤＣＵの
実時間カウンタ４３５がＩＭｏｄ１２０に伝送されるよ
うにすることができる。この特徴を、シグナルプロセッ
サからＩＭｏｄに転送されるデバッグ情報にタイムスタ
ンプを打つのに用いることができる。
【００９７】（６） ＤＩＵ２１０は、新しい変数を調
べようとするたびに特別なデバッグ命令を加えて、さら
に再アセンブルまたは再コンパイルする、という必要な
く、ユーザがオンチップ計算の結果を取出せるようにす
る。
【００９８】（７） 稀にしか発生しない事象を、問題
を理解できるまで何度も再現し得るよう、ＤＩＵ２１０
はそれら稀にしか発生しない事象の捕捉を可能にする。
【００９９】（８） ＤＩＵ２１０は、プログラム開発
中に、シミュレートされた事象からのデータの容易な入
力を可能にする。
【０１００】２．デバッグポートサービス要求 以下のリストは、ＤＢＵ２００のサービス要求調停装置
ユニット３００によって受付けられる３５のサービス要
求（ＳＲ）を挙げたものである。各ＳＲはその性格から
して２進であり、アサートされるかまたはアサートされ
ないかのいずれかである。
【０１０１】
【表１】
【０１０２】
【表２】
【０１０３】
【表３】
【０１０４】
【表４】
【０１０５】
【表５】
【０１０６】３．デバッグコマンドユニットのコマンド
およびイネーブル信号 デバッグコマンドユニット（ＤＣＵ）２０５は、ＩＭｏ
ｄ１２０およびシグナルプロセッサ１１０からのコマン
ドをデコードする。デコードされたコマンドのいくつか
は、出力がイネーブル信号として用いられるフリップフ
ロップをセットまたはリセットするのに用いられる。他
のコマンドは、１クロック期間のみの間、正または負の
パルスとして直接出力される。以下の表は、ＤＣＵのコ
マンドデコード論理４１５により発生されるイネーブル
信号およびコマンド信号を説明し、かつそれらが向けら
れた宛先を示す。
【０１０７】
【表６】
【０１０８】
【表７】
【０１０９】
【表８】
【０１１０】
【表９】
【０１１１】
【表１０】
【０１１２】
【表１１】
【０１１３】
【表１２】
【０１１４】
【表１３】
【０１１５】
【表１４】
【０１１６】４．デバッグステータス（ＤＢＳ）レジス
タフォーマット
【０１１７】
【表１５】
【０１１８】この開示の恩恵を受ける当業者には、ここ
に記載される発明の概念から逸脱することなく前述の例
示からの多数の変形が可能であることが理解されるだろ
う。したがって、単に前述の例示ではなく、前掲の特許
請求の範囲こそが、この出願において保護が要求される
独占権を定義するべく意図されている。
【図面の簡単な説明】
【図１】この発明に従うデバッグシステムのブロック図
である。
【図２】この発明に従うオンチップデバッグ回路のブロ
ック図である。
【図３】この発明に従うオンチップデバッグ回路のデバ
ッグバスユニット（ＤＢＵ）のブロック図である。
【図４】この発明に従うオンチップデバッグ回路のコマ
ンド（ＤＣＵ）ユニットのブロック図である。
【図５】この発明に従うオンチップデバッグ回路の命令
（ＤＩＵ）ユニットのブロック図である。
【図６】この発明に従うオンチップデバッグ回路の投入
／抽出（ＤＪＵ）ユニットのブロック図である。
【符号の説明】
１００ オンチップデバッグシステム １０５ オンチップデバッグ回路 １１０ シグナルプロセッサ １１５ 外部デバッグバス １２０ ＩＭｏｄ １２５ デバッグワークステーション ２００ デバッグバスユニット ２０５ デバッグコマンドユニット ２１０ デバッグ命令ユニット ２１５ デバッグ投入／抽出ユニット ２２０ デバッグフローユニット ２２５ 内部デバッグバス ２３０ 移動コントローラバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・エイ・ワトソン アメリカ合衆国、92635 カリフォルニア 州、フラートン、ツリービュー・プレイ ス、2952 (72)発明者 ケイス・エム・ビンドロス アメリカ合衆国、92714 カリフォルニア 州、アーバイン、ビーバー・ストリート、 3861 (72)発明者 デイル・イー・フォルウェル アメリカ合衆国、92670 カリフォルニア 州、プラセンティア、ウイングフット・ス トリート、1113

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 プログラム可能なＶＬＳＩプロセッサの
    ための複数のユニットを有する、デバッグポートと称さ
    れるオンチップデバッグシステムであって、 （ａ） 内部デバッグバスと称される第１の内部バス
    （２２５）と、 （ｂ） 移動コントローラバスと称される第２の内部バ
    ス（２３０）と、 （ｃ） デバッグポートと外部インタフェースモジュー
    ル（１２０）との間での情報の交換のためのデバッグバ
    スユニット（２００）とを含み、前記デバッグバスユニ
    ットは（１）内部デバッグバスを介して前記複数のユニ
    ットの少なくとも１つからデバッグ情報を受取るよう
    に、および（２）移動コントローラバスを介して前記複
    数のユニットの少なくとも１つにデバッグ情報を送るよ
    うに、作動的に結合され、さらに、 （ｄ） デバッグコマンドをデコードしおよび実行する
    ためのデバッグコマンドユニット（２０５）を含み、前
    記デバッグコマンドユニットは（１）移動コントローラ
    バスを介して前記複数のユニットの少なくとも１つから
    デバッグコマンドを受取るように、（２）ＶＬＳＩプロ
    セッサからデバッグコマンドを受取るように、（３）内
    部デバッグバスを介して前記複数のユニットの少なくと
    も１つにデバッグ状態およびタイマ情報を選択的に送る
    ように、ならびに（４）前記複数のユニットの少なくと
    も１つにデバッグポートイネーブル信号を選択的に送る
    ように作動的に結合され、さらに、 （ｅ） ＶＬＳＩプロセッサが実行しているタスクにタ
    スクデータを送るためかつタスクが生成したタスクデー
    タを受取るためのデバッグ投入／抽出ユニット（２１
    ５）を含み、前記デバッグ投入／抽出ユニットは（１）
    移動コントローラバスを介して前記複数のユニットの少
    なくとも１つからデバッグ情報を受取るように、および
    （２）内部デバッグバスを介して前記複数のユニットの
    少なくとも１つにデバッグ情報を送るように作動的に結
    合される、オンチップデバッグシステム。
  2. 【請求項２】 ＶＬＳＩプロセッサの内部の第１のレジ
    スタにＶＬＳＩ命令を送るため、ＶＬＳＩ命令に関連す
    るＶＬＳＩ命令データをＶＬＳＩプロセッサの内部の第
    ２のレジスタに送るため、およびＶＬＳＩプロセッサの
    内部の１つ以上のレジスタからデバッグデータを受取る
    ためのデバッグ命令ユニット（２１０）をさらに含み、
    前記デバッグ命令ユニットは（１）移動コントローラバ
    スを介して前記複数のユニットの少なくとも１つからデ
    バッグ情報を受取るように、および（２）内部デバッグ
    バスを介して前記複数のユニットの少なくとも１つにデ
    バッグ情報を送るように作動的に結合される、請求項１
    に記載のプログラム可能なＶＬＳＩプロセッサのための
    オンチップデバッグシステム。
  3. 【請求項３】 ＶＬＳＩプロセッサが実行しているタス
    クをモニタするためのプログラムフローユニット（２２
    ０）をさらに含み、前記タスクは分岐実行動作を有し、
    前記プログラムフローユニットは内部デバッグバスを介
    して前記複数のユニットの少なくとも１つにデバッグ情
    報を送るように作動的に結合される、請求項１または２
    に記載のプログラム可能なＶＬＳＩプロセッサのための
    オンチップデバッグシステム。
  4. 【請求項４】 前記デバッグ状態情報は、（１）ユーザ
    フラグの状態、（２）デバッグバスユニット内の一時的
    メモリの利用可能性、（３）ウォッチドッグカウンタの
    状態、（４）デバッグ投入／抽出ユニットの内部のレジ
    スタメモリの使用状態、（５）デバッグ命令ユニットの
    内部のレジスタメモリの使用状態、（６）デバッグコマ
    ンドユニットの内部のレジスタメモリの使用状態、およ
    び（７）ＶＬＳＩプロセッサの動作モードのうちの１つ
    以上を表わす情報を含む、請求項１〜３のいずれかに記
    載のプログラム可能なＶＬＳＩプロセッサのためのオン
    チップデバッグシステム。
  5. 【請求項５】 前記デバッグポートイネーブル信号は情
    報をエンコードして実時間カウンタの動作をイネーブル
    およびディセーブルする、請求項１〜４のいずれかに記
    載のプログラム可能なＶＬＳＩプロセッサのためのオン
    チップデバッグシステム。
JP8239262A 1995-09-11 1996-09-10 オンチップデバッグシステム Pending JPH09167105A (ja)

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