JPH0877035A - 中央処理装置及びマイクロコンピュータ - Google Patents
中央処理装置及びマイクロコンピュータInfo
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- JPH0877035A JPH0877035A JP6212993A JP21299394A JPH0877035A JP H0877035 A JPH0877035 A JP H0877035A JP 6212993 A JP6212993 A JP 6212993A JP 21299394 A JP21299394 A JP 21299394A JP H0877035 A JPH0877035 A JP H0877035A
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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Abstract
(57)【要約】
【目的】 ＣＰＵと各種周辺回路やメモリとを内蔵した
マイコンにおいて、ＣＰＵの命令実行の機能を使用しな
いで、ＣＰＵの一部の回路のみを使用して周辺機能ブロ
ックのテストを可能にするマイコンを提供することであ
る。 【構成】 周辺回路のテストモードを指示する外部信号
が供給される第１の外部端子と、データバスと接続され
る第２の外部端子とを設け、前記外部信号が前記第１の
外部端子を介して中央処理装置に供給されたときに、前
記周辺回路の書き込み動作を行うためのデータを前記第
２の外部端子から入力すると共に、この書き込み動作を
行うためのバス制御信号を中央処理装置から出力する。
但し、ＣＰＵは、バス制御回路が前記外部信号を受信し
たときには、命令実行制御回路からのバスサイクル実行
要求に基づくバスサイクルの実行を停止し、前記外部信
号に応じてバスサイクルを実行する構成とする。
マイコンにおいて、ＣＰＵの命令実行の機能を使用しな
いで、ＣＰＵの一部の回路のみを使用して周辺機能ブロ
ックのテストを可能にするマイコンを提供することであ
る。 【構成】 周辺回路のテストモードを指示する外部信号
が供給される第１の外部端子と、データバスと接続され
る第２の外部端子とを設け、前記外部信号が前記第１の
外部端子を介して中央処理装置に供給されたときに、前
記周辺回路の書き込み動作を行うためのデータを前記第
２の外部端子から入力すると共に、この書き込み動作を
行うためのバス制御信号を中央処理装置から出力する。
但し、ＣＰＵは、バス制御回路が前記外部信号を受信し
たときには、命令実行制御回路からのバスサイクル実行
要求に基づくバスサイクルの実行を停止し、前記外部信
号に応じてバスサイクルを実行する構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、命令の実行を行う中央
処理装置（ＣＰＵ）、及び該ＣＰＵと共に各種周辺回路
を内蔵したマイクロコンピュータに関する。
処理装置（ＣＰＵ）、及び該ＣＰＵと共に各種周辺回路
を内蔵したマイクロコンピュータに関する。
【０００２】
【従来の技術】近年、半導体技術の進歩に伴い、マイク
ロコンピュータ（以下、単にマイコンという）は広く応
用され、応用分野毎に各種のマイコンが開発されてい
る。しかし、多岐にわたるユーザの要求を満たすために
は、ユーザ毎にマイコンを開発する必要がある。
ロコンピュータ（以下、単にマイコンという）は広く応
用され、応用分野毎に各種のマイコンが開発されてい
る。しかし、多岐にわたるユーザの要求を満たすために
は、ユーザ毎にマイコンを開発する必要がある。
【０００３】そこで、今日では多様なユーザの要求を満
足させる手法として、メガセル方式と呼ばれる方式が開
発されている。この方式は、ＣＰＵやメモリ、タイマ、
シリアルインタフェース等の機能ブロックのレイアウト
情報をマクロ情報と呼ばれるデータベースとして計算機
に登録しておき、必要な機能ブロックを選択して作成さ
れた接続図をもとに、登録されたマクロ情報からマスク
データ作成するものである。また、登録された機能ブロ
ックだけではなく、ユーザ固有の論理回路をゲートアレ
ーとして混在させることも可能である。
足させる手法として、メガセル方式と呼ばれる方式が開
発されている。この方式は、ＣＰＵやメモリ、タイマ、
シリアルインタフェース等の機能ブロックのレイアウト
情報をマクロ情報と呼ばれるデータベースとして計算機
に登録しておき、必要な機能ブロックを選択して作成さ
れた接続図をもとに、登録されたマクロ情報からマスク
データ作成するものである。また、登録された機能ブロ
ックだけではなく、ユーザ固有の論理回路をゲートアレ
ーとして混在させることも可能である。
【０００４】本方式により、ユーザの要求に合ったマイ
コン（以下、カスタムマイコンという）を短期間で開発
できるようになったが、ＣＰＵのような複雑な機能ブロ
ックを含むカスタムマイコンでは、設計時の検証（シミ
ュレーション）や、製造時のテストを如何に効率良く、
正確に行うかが課題となっている。
コン（以下、カスタムマイコンという）を短期間で開発
できるようになったが、ＣＰＵのような複雑な機能ブロ
ックを含むカスタムマイコンでは、設計時の検証（シミ
ュレーション）や、製造時のテストを如何に効率良く、
正確に行うかが課題となっている。
【０００５】従来、このようなカスタムマイコンに内蔵
されている周辺機能ブロックのテストは、ＣＰＵの機械
語命令で構成されているテストプログラムを用意して、
ＣＰＵにテストプログラムを実行させることによってテ
ストを行っていた。
されている周辺機能ブロックのテストは、ＣＰＵの機械
語命令で構成されているテストプログラムを用意して、
ＣＰＵにテストプログラムを実行させることによってテ
ストを行っていた。
【０００６】以下、図１０を参照して、従来のカスタム
マイコンにおける周辺機能ブロックのテスト方法につい
て述べる。
マイコンにおける周辺機能ブロックのテスト方法につい
て述べる。
【０００７】図１０は、従来のマイコンの一構成例を示
すブロック図である。
すブロック図である。
【０００８】このマイコン１０１は、ＣＰＵ１０２と、
周辺機能マクロ１０３，１０４及びメモリマクロ１０５
から成る周辺機能ブロックとを有している。これらはア
ドレスバス１０６、データバス１０７、及びバス制御信
号群１０８でそれぞれ相互に接続されている。
周辺機能マクロ１０３，１０４及びメモリマクロ１０５
から成る周辺機能ブロックとを有している。これらはア
ドレスバス１０６、データバス１０７、及びバス制御信
号群１０８でそれぞれ相互に接続されている。
【０００９】ＣＰＵ１０２は、クロック端子１０９から
入力されるクロック信号に同期して動作し、マイコン１
０１は、リセット端子１１２から入力されるリセット信
号で初期化される。また、周辺機能マクロ１０３，１０
４は、それぞれ外部機器とのインターフェースとして外
部端子１１０，１１１を有している。
入力されるクロック信号に同期して動作し、マイコン１
０１は、リセット端子１１２から入力されるリセット信
号で初期化される。また、周辺機能マクロ１０３，１０
４は、それぞれ外部機器とのインターフェースとして外
部端子１１０，１１１を有している。
【００１０】ＣＰＵ１０２は、メモリマクロ１０５に格
納された命令に従い、データバス１０７を介して周辺機
能マクロ１０３，１０４に対する書き込み動作、及び読
込み動作を行うことによって該周辺機能マクロ１０３，
１０４の動作を確認する。
納された命令に従い、データバス１０７を介して周辺機
能マクロ１０３，１０４に対する書き込み動作、及び読
込み動作を行うことによって該周辺機能マクロ１０３，
１０４の動作を確認する。
【００１１】
【発明が解決しようとする課題】以上述べたように、従
来のマイコンでは、ＣＰＵに機械語命令で構成されたテ
ストプログラムを実行させることにより、周辺機能ブロ
ックのテストを行っていた。このため、ＣＰＵによって
機械語命令が異なる場合、ＣＰＵ毎にテストプログラム
を作成する必要があった。
来のマイコンでは、ＣＰＵに機械語命令で構成されたテ
ストプログラムを実行させることにより、周辺機能ブロ
ックのテストを行っていた。このため、ＣＰＵによって
機械語命令が異なる場合、ＣＰＵ毎にテストプログラム
を作成する必要があった。
【００１２】また、ＣＰＵの動作が単純な場合は、テス
タ評価のためのテストベクトルを人手で作成することも
できるが、ＣＰＵの動作モデルが複雑な場合は、シミュ
レーションを用いて作成する必要がある。このために
は、シミュレーション可能なＣＰＵの動作モデルを準備
しなければならない。この動作モデルは、ＣＰＵが単純
な場合は比較的容易に作成可能であるものの、近年のマ
イクロプロセッサではＣＰＵの回路規模も増大し、より
複雑化していることから、正確な動作モデルを作成する
ことは困難になっている。
タ評価のためのテストベクトルを人手で作成することも
できるが、ＣＰＵの動作モデルが複雑な場合は、シミュ
レーションを用いて作成する必要がある。このために
は、シミュレーション可能なＣＰＵの動作モデルを準備
しなければならない。この動作モデルは、ＣＰＵが単純
な場合は比較的容易に作成可能であるものの、近年のマ
イクロプロセッサではＣＰＵの回路規模も増大し、より
複雑化していることから、正確な動作モデルを作成する
ことは困難になっている。
【００１３】さらに、正確な動作モデルが作成できた場
合でも、増大した回路規模からシミュレーション時間が
増大し、シミュレーション効率が低下するという欠点が
あった。
合でも、増大した回路規模からシミュレーション時間が
増大し、シミュレーション効率が低下するという欠点が
あった。
【００１４】また、カスタムマイコンでは、シミュレー
ションをユーザが行う必要も出てくる。この場合、ユー
ザにＣＰＵの動作モデルを提供することから、本来機密
にすべきＣＰＵの内部構造をユーザに知られる危険も生
じてくる。
ションをユーザが行う必要も出てくる。この場合、ユー
ザにＣＰＵの動作モデルを提供することから、本来機密
にすべきＣＰＵの内部構造をユーザに知られる危険も生
じてくる。
【００１５】一方、マイコンの内蔵メモリのテスト方式
として、周辺機能マクロに接続される外部端子の一部を
内部のデータバス及びアドレスバスに接続する手段を設
け、内蔵メモリ単体を外部から書き込み／読出し可能に
する方式が特開平２−２８９９９９号公報に開示されて
いる。
として、周辺機能マクロに接続される外部端子の一部を
内部のデータバス及びアドレスバスに接続する手段を設
け、内蔵メモリ単体を外部から書き込み／読出し可能に
する方式が特開平２−２８９９９９号公報に開示されて
いる。
【００１６】この方式では、内蔵メモリのテスト中はメ
モリの制御信号が外部端子に接続され、外部から与えら
れるようになっており、メモリ単体のテストはできる
が、ＣＰＵとメモリの接続に関するテストは行えない。
従って、本方式を採用した場合でも、ＣＰＵとメモリの
接続に関するテストのために、内蔵するＣＰＵの機能を
使用したテストを行う必要があり、先に述べた設計検証
時の動作モデルの問題は解決されない。
モリの制御信号が外部端子に接続され、外部から与えら
れるようになっており、メモリ単体のテストはできる
が、ＣＰＵとメモリの接続に関するテストは行えない。
従って、本方式を採用した場合でも、ＣＰＵとメモリの
接続に関するテストのために、内蔵するＣＰＵの機能を
使用したテストを行う必要があり、先に述べた設計検証
時の動作モデルの問題は解決されない。
【００１７】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ＣＰＵの命令
実行の機能を使用しないで、ＣＰＵの一部の回路のみを
使用して外部に接続された周辺機能ブロックのテストを
可能にするＣＰＵを提供することである。また、その他
の目的は、ＣＰＵと各種周辺回路やメモリ（周辺機能ブ
ロック）とを内蔵したマイコンにおいて、ＣＰＵの命令
実行の機能を使用しないで、ＣＰＵの一部の回路のみを
使用して周辺機能ブロックのテストを可能にするマイコ
ンを提供することである。さらに、その他の目的は、内
蔵するＣＰＵの一部の回路のみをモデル化した簡易モデ
ルをユーザに提供するだけで、カスタムマイコンの設計
検証を可能とし、シミュレータを用いてテスタ評価可能
なテストベクトルを容易に作成可能とするマイコンを提
供することである。
するためになされたもので、その目的は、ＣＰＵの命令
実行の機能を使用しないで、ＣＰＵの一部の回路のみを
使用して外部に接続された周辺機能ブロックのテストを
可能にするＣＰＵを提供することである。また、その他
の目的は、ＣＰＵと各種周辺回路やメモリ（周辺機能ブ
ロック）とを内蔵したマイコンにおいて、ＣＰＵの命令
実行の機能を使用しないで、ＣＰＵの一部の回路のみを
使用して周辺機能ブロックのテストを可能にするマイコ
ンを提供することである。さらに、その他の目的は、内
蔵するＣＰＵの一部の回路のみをモデル化した簡易モデ
ルをユーザに提供するだけで、カスタムマイコンの設計
検証を可能とし、シミュレータを用いてテスタ評価可能
なテストベクトルを容易に作成可能とするマイコンを提
供することである。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明のＣＰＵの特徴は、命令の実行を制御す
る命令実行制御回路と、アドレスバス及びデータバスを
介して外部回路と接続され、バスサイクルの実行を外部
回路に知らせるバス制御信号を生成するバス制御回路
と、前記命令実行制御回路及び前記バス制御回路に接続
され、データの演算を行う演算器とを有し、実行すべき
命令を前記外部回路から取り込む命令フェッチバスサイ
クル、演算すべきデータを前記外部回路から取り込むオ
ペランドフェッチバスサイクル、及び前記外部回路へ演
算結果を書き込むオペランドストアバスサイクルを、前
記バスサイクルとして前記命令実行制御回路からのバス
サイクル実行要求に基づいて実行するＣＰＵにおいて、
前記バス制御回路は、外部からのバスサイクル実行要求
を示す外部信号を受信する構成にし、該バス制御回路が
前記外部信号を受信したときには、前記命令実行制御回
路からの前記バスサイクル実行要求に基づく前記バスサ
イクルの実行を停止し、前記外部信号に応じて前記バス
サイクルを実行することにある。
に、第１の発明のＣＰＵの特徴は、命令の実行を制御す
る命令実行制御回路と、アドレスバス及びデータバスを
介して外部回路と接続され、バスサイクルの実行を外部
回路に知らせるバス制御信号を生成するバス制御回路
と、前記命令実行制御回路及び前記バス制御回路に接続
され、データの演算を行う演算器とを有し、実行すべき
命令を前記外部回路から取り込む命令フェッチバスサイ
クル、演算すべきデータを前記外部回路から取り込むオ
ペランドフェッチバスサイクル、及び前記外部回路へ演
算結果を書き込むオペランドストアバスサイクルを、前
記バスサイクルとして前記命令実行制御回路からのバス
サイクル実行要求に基づいて実行するＣＰＵにおいて、
前記バス制御回路は、外部からのバスサイクル実行要求
を示す外部信号を受信する構成にし、該バス制御回路が
前記外部信号を受信したときには、前記命令実行制御回
路からの前記バスサイクル実行要求に基づく前記バスサ
イクルの実行を停止し、前記外部信号に応じて前記バス
サイクルを実行することにある。
【００１９】第２の発明のＣＰＵの特徴は、上記第１の
発明において、前記外部信号に応じて実行するバスサイ
クル中は、前記アドレスバス及び前記データバスとの接
続を電気的に遮断する入出力回路を設けたことにある。
発明において、前記外部信号に応じて実行するバスサイ
クル中は、前記アドレスバス及び前記データバスとの接
続を電気的に遮断する入出力回路を設けたことにある。
【００２０】第３の発明のマイコンの特徴は、前記第２
の発明のＣＰＵと、データバスによって前記ＣＰＵと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される第１の外部端子と、前記データバスと接続
される第２の外部端子とを設け、前記外部信号が前記第
１の外部端子を介して前記ＣＰＵに供給されたときに、
前記周辺回路の書き込み動作を行うためのデータを前記
第２の外部端子から入力すると共に、この書き込み動作
を行うためのバス制御信号を前記ＣＰＵから出力するこ
とにある。
の発明のＣＰＵと、データバスによって前記ＣＰＵと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される第１の外部端子と、前記データバスと接続
される第２の外部端子とを設け、前記外部信号が前記第
１の外部端子を介して前記ＣＰＵに供給されたときに、
前記周辺回路の書き込み動作を行うためのデータを前記
第２の外部端子から入力すると共に、この書き込み動作
を行うためのバス制御信号を前記ＣＰＵから出力するこ
とにある。
【００２１】第４の発明のマイコンの特徴は、前記第２
の発明のＣＰＵと、データバスによって前記ＣＰＵと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される第１の外部端子と、前記データバスと接続
される第２の外部端子とを設け、前記外部信号が前記第
１の外部端子を介して前記ＣＰＵに供給されたときに、
前記周辺回路の読出し動作を行うためのバス制御信号を
前記ＣＰＵから出力し、かつ前記周辺回路から読出した
データを前記第２の外部端子から外部へ出力することに
ある。
の発明のＣＰＵと、データバスによって前記ＣＰＵと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される第１の外部端子と、前記データバスと接続
される第２の外部端子とを設け、前記外部信号が前記第
１の外部端子を介して前記ＣＰＵに供給されたときに、
前記周辺回路の読出し動作を行うためのバス制御信号を
前記ＣＰＵから出力し、かつ前記周辺回路から読出した
データを前記第２の外部端子から外部へ出力することに
ある。
【００２２】第５の発明のマイコンの特徴は、前記第２
の発明の中央処理装置と、データバスによって前記中央
処理装置と接続された周辺回路とを有するマイクロコン
ピュータであって、前記周辺回路のテストモードを指示
する外部信号が供給される第１の外部端子と、前記テス
トモードの種別が書き込みテストか読み出しテストかを
指示する外部信号が供給される第２の外部端子と、前記
データバスと接続される第３の外部端子を設け、前記第
１の外部端子に入力される外部信号が前記周辺回路のテ
ストモードをしめす場合、前記第２の外部信号に入力さ
れるテストモードの種別が書き込みテストを示すとき
は、前記周辺回路への書き込みデータを前記第３の端子
に入力すると共に、前記周辺回路への書き込み動作を行
うためのバス制御信号を前記中央処理装置から出力し、
前記データバスに出力されたデータを前記周辺装置に書
き込み、前記第２の外部信号に入力されるテストモード
の種別が読み出しテストを示すときは、前記周辺回路へ
の読み出し動作を行うためのバス制御信号を前記中央処
理装置から出力し、前記周辺回路から読みだしたデータ
を前記第３の外部端子から外部へ出力することである。
の発明の中央処理装置と、データバスによって前記中央
処理装置と接続された周辺回路とを有するマイクロコン
ピュータであって、前記周辺回路のテストモードを指示
する外部信号が供給される第１の外部端子と、前記テス
トモードの種別が書き込みテストか読み出しテストかを
指示する外部信号が供給される第２の外部端子と、前記
データバスと接続される第３の外部端子を設け、前記第
１の外部端子に入力される外部信号が前記周辺回路のテ
ストモードをしめす場合、前記第２の外部信号に入力さ
れるテストモードの種別が書き込みテストを示すとき
は、前記周辺回路への書き込みデータを前記第３の端子
に入力すると共に、前記周辺回路への書き込み動作を行
うためのバス制御信号を前記中央処理装置から出力し、
前記データバスに出力されたデータを前記周辺装置に書
き込み、前記第２の外部信号に入力されるテストモード
の種別が読み出しテストを示すときは、前記周辺回路へ
の読み出し動作を行うためのバス制御信号を前記中央処
理装置から出力し、前記周辺回路から読みだしたデータ
を前記第３の外部端子から外部へ出力することである。
【００２３】第６の発明のマイコンの特徴は、前記第２
の発明のＣＰＵと、データバスによって前記ＣＰＵと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される外部端子と、前記周辺回路のテストデータ
を生成するデータ生成回路とを設け、前記外部信号が前
記外部端子を介して前記ＣＰＵに供給されたときに、前
記周辺回路の書き込み動作を行うためのテストデータを
前記データ生成回路から出力し、かつ該書き込み動作を
行うためのバス制御信号を前記ＣＰＵから出力すること
にある。
の発明のＣＰＵと、データバスによって前記ＣＰＵと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される外部端子と、前記周辺回路のテストデータ
を生成するデータ生成回路とを設け、前記外部信号が前
記外部端子を介して前記ＣＰＵに供給されたときに、前
記周辺回路の書き込み動作を行うためのテストデータを
前記データ生成回路から出力し、かつ該書き込み動作を
行うためのバス制御信号を前記ＣＰＵから出力すること
にある。
【００２４】第７の発明のマイコンの特徴は、前記第２
の発明のＣＰＵと、データバスによって前記ＣＰＵと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される外部端子と、前記データバス上のデータを
圧縮するデータ圧縮回路とを設け、前記外部信号が前記
外部端子を介して前記ＣＰＵに供給されたときに、前記
周辺回路の読出し動作を行うためのバス制御信号を前記
ＣＰＵから出力し、かつ前記周辺回路から読出したデー
タを前記データ圧縮回路で圧縮することにある。
の発明のＣＰＵと、データバスによって前記ＣＰＵと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される外部端子と、前記データバス上のデータを
圧縮するデータ圧縮回路とを設け、前記外部信号が前記
外部端子を介して前記ＣＰＵに供給されたときに、前記
周辺回路の読出し動作を行うためのバス制御信号を前記
ＣＰＵから出力し、かつ前記周辺回路から読出したデー
タを前記データ圧縮回路で圧縮することにある。
【００２５】第８の発明の特徴は、前記第２の発明の中
央処理装置と、データバスによって前記中央処理装置と
接続された周辺回路とを有するマイクロコンピュータで
あって、前記周辺回路のテストモードを指示する外部信
号が供給される第１の外部端子と、前記テストモードの
種別が書き込みテストか読み出しテストかを指示する外
部信号が供給される第２の外部端子と、前記周辺回路の
テストデータを生成するデータ生成回路と、前記データ
バス上のデータを圧縮するデータ圧縮回路を設け、前記
第１の外部端子に入力される外部信号が前記周辺回路の
テストモードを示す場合、前記第２の外部信号に入力さ
れるテストモードの種別が書き込みテストを示すとき
は、前記周辺回路への書き込みデータを前記データ生成
回路からデータバスへ出力すると共に、前記周辺回路へ
の書き込み動作を行うためのバス制御信号を前記中央処
理装置から出力して、前記データバスに出力されたデー
タを前記周辺装置に書き込み、前記第２の外部信号に入
力されるテストモードの種別が読み出しテストを示すと
きは、前記周辺回路への読み出し動作を行うためのバス
制御信号を前記中央処理装置から出力して、前記周辺回
路から読み出したデータを前記データ圧縮回路で圧縮す
ることである。
央処理装置と、データバスによって前記中央処理装置と
接続された周辺回路とを有するマイクロコンピュータで
あって、前記周辺回路のテストモードを指示する外部信
号が供給される第１の外部端子と、前記テストモードの
種別が書き込みテストか読み出しテストかを指示する外
部信号が供給される第２の外部端子と、前記周辺回路の
テストデータを生成するデータ生成回路と、前記データ
バス上のデータを圧縮するデータ圧縮回路を設け、前記
第１の外部端子に入力される外部信号が前記周辺回路の
テストモードを示す場合、前記第２の外部信号に入力さ
れるテストモードの種別が書き込みテストを示すとき
は、前記周辺回路への書き込みデータを前記データ生成
回路からデータバスへ出力すると共に、前記周辺回路へ
の書き込み動作を行うためのバス制御信号を前記中央処
理装置から出力して、前記データバスに出力されたデー
タを前記周辺装置に書き込み、前記第２の外部信号に入
力されるテストモードの種別が読み出しテストを示すと
きは、前記周辺回路への読み出し動作を行うためのバス
制御信号を前記中央処理装置から出力して、前記周辺回
路から読み出したデータを前記データ圧縮回路で圧縮す
ることである。
【００２６】
【作用】上述の如き構成の第１の発明のＣＰＵによれ
ば、バス制御回路が外部信号を受信したときには、命令
実行制御回路からのバスサイクル実行要求に基づくバス
サイクルの実行を停止し、外部信号に応じてバスサイク
ルを実行するので、例えばこのＣＰＵを内蔵したマイコ
ンの周辺回路のテストモード時では、ＣＰＵの機能とし
てバス制御回路の機能のみを使用することができる。
ば、バス制御回路が外部信号を受信したときには、命令
実行制御回路からのバスサイクル実行要求に基づくバス
サイクルの実行を停止し、外部信号に応じてバスサイク
ルを実行するので、例えばこのＣＰＵを内蔵したマイコ
ンの周辺回路のテストモード時では、ＣＰＵの機能とし
てバス制御回路の機能のみを使用することができる。
【００２７】第２の発明のＣＰＵによれば、第１の発明
において、外部信号に応じて実行するバスサイクル中
は、入出力回路がアドレスバス及びデータバスとの接続
を電気的に遮断するので、バス制御回路のみの制御によ
り、周辺回路のテストモードにおけるＣＰＵからのアド
レスバスへのアドレス出力、及びデータバスへのデータ
出力を確実に停止することができる。
において、外部信号に応じて実行するバスサイクル中
は、入出力回路がアドレスバス及びデータバスとの接続
を電気的に遮断するので、バス制御回路のみの制御によ
り、周辺回路のテストモードにおけるＣＰＵからのアド
レスバスへのアドレス出力、及びデータバスへのデータ
出力を確実に停止することができる。
【００２８】第３の発明のマイコンによれば、外部信号
が第１の外部端子を介して前記第２の発明のＣＰＵに供
給されたときに、周辺回路の書き込み動作を行うための
データを第２の外部端子から入力すると共に、この書き
込み動作を行うためのバス制御信号を前記ＣＰＵから出
力するようにしたので、周辺回路の書込み動作のテスト
を行うに際し、ＣＰＵの命令実行機能を使用しないでも
済む。
が第１の外部端子を介して前記第２の発明のＣＰＵに供
給されたときに、周辺回路の書き込み動作を行うための
データを第２の外部端子から入力すると共に、この書き
込み動作を行うためのバス制御信号を前記ＣＰＵから出
力するようにしたので、周辺回路の書込み動作のテスト
を行うに際し、ＣＰＵの命令実行機能を使用しないでも
済む。
【００２９】第４の発明のマイコンによれば、外部信号
が第１の外部端子を介して第２の発明のＣＰＵに供給さ
れたときに、周辺回路の読出し動作を行うためのバス制
御信号を前記ＣＰＵから出力し、かつ前記周辺回路から
読出したデータを第２の外部端子から外部へ出力するよ
うにしたので、周辺回路の読出し動作のテストを行うに
際し、ＣＰＵの命令実行機能を使用しないでも済む。
が第１の外部端子を介して第２の発明のＣＰＵに供給さ
れたときに、周辺回路の読出し動作を行うためのバス制
御信号を前記ＣＰＵから出力し、かつ前記周辺回路から
読出したデータを第２の外部端子から外部へ出力するよ
うにしたので、周辺回路の読出し動作のテストを行うに
際し、ＣＰＵの命令実行機能を使用しないでも済む。
【００３０】第５の発明のマイコンによれば、外部信号
が外部端子を介して第２の発明のＣＰＵに供給されたと
きに、周辺回路の書き込み動作を行うためのテストデー
タをデータ生成回路から出力し、かつ該書き込み動作を
行うためのバス制御信号を前記ＣＰＵから出力するよう
にしたので、周辺回路の書込み動作のテストを行うに際
し、ＣＰＵの命令実行機能を使用しないでも済むと共
に、周辺回路の書き込み動作を行うためのデータ等を外
部から印加する必要もなくなる。
が外部端子を介して第２の発明のＣＰＵに供給されたと
きに、周辺回路の書き込み動作を行うためのテストデー
タをデータ生成回路から出力し、かつ該書き込み動作を
行うためのバス制御信号を前記ＣＰＵから出力するよう
にしたので、周辺回路の書込み動作のテストを行うに際
し、ＣＰＵの命令実行機能を使用しないでも済むと共
に、周辺回路の書き込み動作を行うためのデータ等を外
部から印加する必要もなくなる。
【００３１】第６の発明のマイコンによれば、外部信号
が外部端子を介して第２の発明のＣＰＵに供給されたと
きに、周辺回路の読出し動作を行うためのバス制御信号
を前記ＣＰＵから出力し、かつ前記周辺回路から読出し
たデータを前記データ圧縮回路で圧縮するようにしたの
で、周辺回路の読出し動作のテストを行うに際し、ＣＰ
Ｕの命令実行機能を使用しないでも済むと共に、読出し
データを外部に出力せずにテストすることも可能とな
る。
が外部端子を介して第２の発明のＣＰＵに供給されたと
きに、周辺回路の読出し動作を行うためのバス制御信号
を前記ＣＰＵから出力し、かつ前記周辺回路から読出し
たデータを前記データ圧縮回路で圧縮するようにしたの
で、周辺回路の読出し動作のテストを行うに際し、ＣＰ
Ｕの命令実行機能を使用しないでも済むと共に、読出し
データを外部に出力せずにテストすることも可能とな
る。
【００３２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例に係るマイコンの概
略構成を示すブロック図である。
する。図１は、本発明の第１実施例に係るマイコンの概
略構成を示すブロック図である。
【００３３】このマイコン１は、ＣＰＵ２、複数の周辺
機能マクロ３，４、及びメモリマクロ５を備え、これら
はアドレスバス６、データバス７及びバス制御信号群８
によって相互に接続されている。周辺機能マクロ３，４
としては、シリアルＩ／Ｏやパラレルポート、タイマ等
が相当し、メモリマクロ５としては、プログラムや定数
データを記憶するＲＯＭや、変数データやダウンロード
されたプログラムを格納するＲＡＭが相当する。なお、
以下、複数の周辺機能マクロ３，４とメモリマクロ５の
総称を周辺マクロという。
機能マクロ３，４、及びメモリマクロ５を備え、これら
はアドレスバス６、データバス７及びバス制御信号群８
によって相互に接続されている。周辺機能マクロ３，４
としては、シリアルＩ／Ｏやパラレルポート、タイマ等
が相当し、メモリマクロ５としては、プログラムや定数
データを記憶するＲＯＭや、変数データやダウンロード
されたプログラムを格納するＲＡＭが相当する。なお、
以下、複数の周辺機能マクロ３，４とメモリマクロ５の
総称を周辺マクロという。
【００３４】バス制御信号群８は、ＲＤ信号、ＷＲ信号
及びその他の制御信号で構成され、ＲＤ信号は、ＣＰＵ
２が周辺マクロからデータを入力するリードバスサイク
ルでアサートされるストローブ信号であり、ＷＲ信号
は、ＣＰＵ２が周辺マクロにデータを出力するライトバ
スサイクルでアサートされるストローブ信号である。
及びその他の制御信号で構成され、ＲＤ信号は、ＣＰＵ
２が周辺マクロからデータを入力するリードバスサイク
ルでアサートされるストローブ信号であり、ＷＲ信号
は、ＣＰＵ２が周辺マクロにデータを出力するライトバ
スサイクルでアサートされるストローブ信号である。
【００３５】さらに、マイコン１には、クロック信号入
力用のクロック端子９、及び外部信号入力用の外部端子
１０，１１，１２が設けられている。ここで、外部端子
１０に供給される外部信号は、周辺マクロのテストモー
ドを指示する信号であり、入力端子１１に供給される外
部信号は、該テストモードにおいて、周辺マクロに対す
るＣＰＵ２外からのバスサイクル要求を示す信号であ
る。そして、入力端子１２に“Ｈ”レベルの外部信号が
入力されるときにはリードサイクルを、“Ｌ”レベルの
外部信号が入力されるときはライトサイクルをそれぞれ
要求するものである。
力用のクロック端子９、及び外部信号入力用の外部端子
１０，１１，１２が設けられている。ここで、外部端子
１０に供給される外部信号は、周辺マクロのテストモー
ドを指示する信号であり、入力端子１１に供給される外
部信号は、該テストモードにおいて、周辺マクロに対す
るＣＰＵ２外からのバスサイクル要求を示す信号であ
る。そして、入力端子１２に“Ｈ”レベルの外部信号が
入力されるときにはリードサイクルを、“Ｌ”レベルの
外部信号が入力されるときはライトサイクルをそれぞれ
要求するものである。
【００３６】ＣＰＵ２は、クロック端子９から入力され
るクロックＣＬＫに同期して動作すると共に、外部端子
１０，１１，１２からの外部信号を取り込んで、周辺マ
クロテストモード時の動作を行う。すなわち、外部端子
１０に入力される外部信号が“Ｌ”レベルになると、Ｃ
ＰＵ２は内部要求に応答するバスサイクルの実行を停止
する。さらに、外部端子１１に入力される外部信号が
“Ｌ”レベルになると、ＣＰＵ２は、外部からのバスサ
イクル要求を認識して、外部端子１２が“Ｈ”レベルの
時はリードバスサイクルを、外部端子１２が“Ｌ”レベ
ルの時はライトバスサイクルを実行する。
るクロックＣＬＫに同期して動作すると共に、外部端子
１０，１１，１２からの外部信号を取り込んで、周辺マ
クロテストモード時の動作を行う。すなわち、外部端子
１０に入力される外部信号が“Ｌ”レベルになると、Ｃ
ＰＵ２は内部要求に応答するバスサイクルの実行を停止
する。さらに、外部端子１１に入力される外部信号が
“Ｌ”レベルになると、ＣＰＵ２は、外部からのバスサ
イクル要求を認識して、外部端子１２が“Ｈ”レベルの
時はリードバスサイクルを、外部端子１２が“Ｌ”レベ
ルの時はライトバスサイクルを実行する。
【００３７】但し、ＣＰＵ２外部の要求によるバスサイ
クル時では、ＣＰＵ２は、ＲＤ信号やＷＲ信号などのバ
ス制御信号をＣＰＵ２内部の要求によるバスサイクル時
と同様に出力するが、アドレスバス６へのアドレス出
力、及びデータバス７へのデータ出力を停止する。
クル時では、ＣＰＵ２は、ＲＤ信号やＷＲ信号などのバ
ス制御信号をＣＰＵ２内部の要求によるバスサイクル時
と同様に出力するが、アドレスバス６へのアドレス出
力、及びデータバス７へのデータ出力を停止する。
【００３８】また、前記周辺機能マクロ３，４は、外部
機器とのインターフェースとして外部端子群１３，１４
をそれぞれ有している。さらに加えて、アドレスバス６
及びデータバス７が、入出力ドライバ１５を経由して外
部端子群１６，１７にそれぞれ接続されている。
機器とのインターフェースとして外部端子群１３，１４
をそれぞれ有している。さらに加えて、アドレスバス６
及びデータバス７が、入出力ドライバ１５を経由して外
部端子群１６，１７にそれぞれ接続されている。
【００３９】入出力ドライバ１５は、外部端子１０とＲ
Ｄ信号（バス制御信号群８）とに接続され、外部端子１
０に入力される外部信号が“Ｌ”レベルの時に外部端子
群１６をアドレスバス６に、該外部信号が“Ｌ”レベル
且つＲＤ信号が“Ｌ”レベルの時にデータバス７を外部
端子群１７に、該外部信号が“Ｌ”レベル且つＲＤ信号
が“Ｈ”レベルの時は外部端子群１７をデータバス７に
それぞれ接続する。
Ｄ信号（バス制御信号群８）とに接続され、外部端子１
０に入力される外部信号が“Ｌ”レベルの時に外部端子
群１６をアドレスバス６に、該外部信号が“Ｌ”レベル
且つＲＤ信号が“Ｌ”レベルの時にデータバス７を外部
端子群１７に、該外部信号が“Ｌ”レベル且つＲＤ信号
が“Ｈ”レベルの時は外部端子群１７をデータバス７に
それぞれ接続する。
【００４０】なお、このマイコン１は、リセット端子１
８に入力されるリセット信号により初期化される。
８に入力されるリセット信号により初期化される。
【００４１】図２は、図１に示したＣＰＵ２の内部構成
を示すブロック図である。
を示すブロック図である。
【００４２】このＣＰＵ２は、命令の実行を制御する命
令実行制御回路２ａと、アドレスバス６及びデータバス
７を介して周辺機能マクロ３，４及びメモリマクロ５と
接続され、これら周辺マクロにバスサイクルの実行を知
らせるバス制御信号を生成するバス制御回路２ｂと、前
記命令実行制御回路２ａ及び前記バス制御回路２ｂに接
続され、データの演算を行う演算器２ｃとを備えてい
る。
令実行制御回路２ａと、アドレスバス６及びデータバス
７を介して周辺機能マクロ３，４及びメモリマクロ５と
接続され、これら周辺マクロにバスサイクルの実行を知
らせるバス制御信号を生成するバス制御回路２ｂと、前
記命令実行制御回路２ａ及び前記バス制御回路２ｂに接
続され、データの演算を行う演算器２ｃとを備えてい
る。
【００４３】命令実行制御回路２ａは、命令フェッチバ
スサイクル、オペランドフェッチバスサイクル及びオペ
ランドストアバスサイクルの実行が必要になると、ＩＦ
−ＲＥＱ信号、ＯＦ−ＲＥＱ信号、及びＯＳ−ＲＥＱ信
号をアクティブにして、バスサイクルの実行をバス制御
回路２ｂに要求する。バス制御回路２ｂは、バスサイク
ルの実行要求を受け付けると、ＩＦ−ＡＣＫ信号、ＯＦ
−ＡＣＫ信号、及びＯＳ−ＡＣＫ信号をアクティブにし
て、要求されたバスサイクルを実行する。
スサイクル、オペランドフェッチバスサイクル及びオペ
ランドストアバスサイクルの実行が必要になると、ＩＦ
−ＲＥＱ信号、ＯＦ−ＲＥＱ信号、及びＯＳ−ＲＥＱ信
号をアクティブにして、バスサイクルの実行をバス制御
回路２ｂに要求する。バス制御回路２ｂは、バスサイク
ルの実行要求を受け付けると、ＩＦ−ＡＣＫ信号、ＯＦ
−ＡＣＫ信号、及びＯＳ−ＡＣＫ信号をアクティブにし
て、要求されたバスサイクルを実行する。
【００４４】ここで、命令フェッチバスサイクルでは、
ＣＰＵ２はアドレスバス６に命令アドレスを出力すると
共にＲＤ信号を“Ｌ”レベルにし、メモリマクロ５がデ
ータバス７に出力する命令コードをＣＰＵ２内部に取り
込む。オペランドフェッチバスサイクルでは、ＣＰＵ２
はアドレスバス６にオペランドアドレスを出力して、Ｒ
Ｄ信号を“Ｌ”レベルにして、周辺機能マクロ３，４も
しくはメモリマクロ５がデータバス７に出力するオペラ
ンドデータをＣＰＵ２内部に取り込む。また、オペラン
ドストアバスサイクルでは、ＣＰＵ２はアドレスバス６
にオペランドアドレスを、データバス７にはオペランド
データをそれぞれ出力し、ＷＲ信号を“Ｌ”レベルにし
て、データバス７のデータを周辺機能マクロ３，４もし
くはメモリマクロ５に書き込む。
ＣＰＵ２はアドレスバス６に命令アドレスを出力すると
共にＲＤ信号を“Ｌ”レベルにし、メモリマクロ５がデ
ータバス７に出力する命令コードをＣＰＵ２内部に取り
込む。オペランドフェッチバスサイクルでは、ＣＰＵ２
はアドレスバス６にオペランドアドレスを出力して、Ｒ
Ｄ信号を“Ｌ”レベルにして、周辺機能マクロ３，４も
しくはメモリマクロ５がデータバス７に出力するオペラ
ンドデータをＣＰＵ２内部に取り込む。また、オペラン
ドストアバスサイクルでは、ＣＰＵ２はアドレスバス６
にオペランドアドレスを、データバス７にはオペランド
データをそれぞれ出力し、ＷＲ信号を“Ｌ”レベルにし
て、データバス７のデータを周辺機能マクロ３，４もし
くはメモリマクロ５に書き込む。
【００４５】次に、本実施例における動作および周辺マ
クロのテスト方法を図３のタイミングチャートを用いて
説明する。
クロのテスト方法を図３のタイミングチャートを用いて
説明する。
【００４６】まず、リセット端子１８は図３の時刻ｔ１
で“Ｌ”レベルがアサートされており、このときマイコ
ン１はリセット状態である。時刻ｔ２でリセット端子は
“Ｈ”レベルにネゲートされており、マイコン１のリセ
ット状態は解除される。また、時刻ｔ２で外部端子１０
は“Ｌ”レベルであり、マイコン１は周辺マクロテスト
モードになり、ＣＰＵ２の内部要求によるバスサイクル
は禁止される。
で“Ｌ”レベルがアサートされており、このときマイコ
ン１はリセット状態である。時刻ｔ２でリセット端子は
“Ｈ”レベルにネゲートされており、マイコン１のリセ
ット状態は解除される。また、時刻ｔ２で外部端子１０
は“Ｌ”レベルであり、マイコン１は周辺マクロテスト
モードになり、ＣＰＵ２の内部要求によるバスサイクル
は禁止される。
【００４７】時刻ｔ２１で、外部端子１２を“Ｌ”レベ
ルの状態として、外部端子１１に“Ｌ”レベルをアサー
トすると、ＣＰＵ２は、時刻ｔ３で、外部からのライト
バスサイクル要求を認識して、期間Ｔ１で、ＷＲ信号に
“Ｌ”レベルをアサートして、周辺マクロの書き込み動
作を行う。このとき、アドレスバス６には、外部端子群
１６に印加された周辺マクロのアドレスが、データバス
７には、外部端子群１７に印加された書き込みデータが
出力され、ＣＰＵ２は、アドレスバスへのアドレス出
力、データバスへのデータ出力を行わない。
ルの状態として、外部端子１１に“Ｌ”レベルをアサー
トすると、ＣＰＵ２は、時刻ｔ３で、外部からのライト
バスサイクル要求を認識して、期間Ｔ１で、ＷＲ信号に
“Ｌ”レベルをアサートして、周辺マクロの書き込み動
作を行う。このとき、アドレスバス６には、外部端子群
１６に印加された周辺マクロのアドレスが、データバス
７には、外部端子群１７に印加された書き込みデータが
出力され、ＣＰＵ２は、アドレスバスへのアドレス出
力、データバスへのデータ出力を行わない。
【００４８】アドレスバスで指定された周辺マクロは、
ＷＲ信号の立ち上がりで、データバス上の書き込みデー
タを、アドレスバスのアドレスで指定された内部レジス
タに書き込む。
ＷＲ信号の立ち上がりで、データバス上の書き込みデー
タを、アドレスバスのアドレスで指定された内部レジス
タに書き込む。
【００４９】さらに、時刻ｔ３１で、外部端子１２を
“Ｌ”レベルのまま、外部端子１１に“Ｌ”レベルをア
サートすると、ＣＰＵ２は、時刻ｔ４で、外部からのラ
イトバスサイクル要求を認識して、期間Ｔ２で、ＷＲ信
号に“Ｌ”レベルをアサートして、周辺マクロの書き込
み動作を行う。
“Ｌ”レベルのまま、外部端子１１に“Ｌ”レベルをア
サートすると、ＣＰＵ２は、時刻ｔ４で、外部からのラ
イトバスサイクル要求を認識して、期間Ｔ２で、ＷＲ信
号に“Ｌ”レベルをアサートして、周辺マクロの書き込
み動作を行う。
【００５０】このような動作から、周辺マクロの書き込
み動作の確認（テスト）を行う。
み動作の確認（テスト）を行う。
【００５１】時刻ｔ４１で、外部端子１２を“Ｈ”レベ
ルの状態として、外部端子１１に“Ｌ”レベルをアサー
トすると、ＣＰＵ２は、時刻ｔ５で、外部からのリード
バスサイクル要求を認識して、期間Ｔ３で、ＲＤ信号に
“Ｌ”レベルをアサートして、周辺マクロの読み出し動
作を行う。このとき、アドレスバス６には、外部端子群
１６に印加された周辺マクロのアドレスが出力され、Ｃ
ＰＵ２は、アドレスバスへのアドレス出力を行わない。
ルの状態として、外部端子１１に“Ｌ”レベルをアサー
トすると、ＣＰＵ２は、時刻ｔ５で、外部からのリード
バスサイクル要求を認識して、期間Ｔ３で、ＲＤ信号に
“Ｌ”レベルをアサートして、周辺マクロの読み出し動
作を行う。このとき、アドレスバス６には、外部端子群
１６に印加された周辺マクロのアドレスが出力され、Ｃ
ＰＵ２は、アドレスバスへのアドレス出力を行わない。
【００５２】アドレスバスで指定された周辺マクロは、
ＲＤ信号の立ち下がりで、アドレスバスのアドレスで指
定された内部レジスタの内容をデータバスに出力する。
データバスに出力された周辺マクロの出力データは、外
部端子群１７から外部に出力される。
ＲＤ信号の立ち下がりで、アドレスバスのアドレスで指
定された内部レジスタの内容をデータバスに出力する。
データバスに出力された周辺マクロの出力データは、外
部端子群１７から外部に出力される。
【００５３】さらに、時刻ｔ５１で、外部端子１２を
“Ｈ”レベルのまま、外部端子１１に“Ｌ”レベルをア
サートすると、ＣＰＵ２は、時刻ｔ６で、外部からのリ
ードバスサイクル要求を認識して、期間Ｔ４で、ＲＤ信
号に“Ｌ”レベルをアサートして、周辺マクロの読み出
し動作を行う。
“Ｈ”レベルのまま、外部端子１１に“Ｌ”レベルをア
サートすると、ＣＰＵ２は、時刻ｔ６で、外部からのリ
ードバスサイクル要求を認識して、期間Ｔ４で、ＲＤ信
号に“Ｌ”レベルをアサートして、周辺マクロの読み出
し動作を行う。
【００５４】このような動作から、周辺マクロの読み出
し動作の確認（テスト）を行う。
し動作の確認（テスト）を行う。
【００５５】以上のように本実施例によれば、ＣＰＵ２
の命令実行機能を使用することなく周辺マクロのテスト
を行うので、ＣＰＵ２の機械語命令で構成されたテスト
プログラムが不要となる。さらに、本テスト方法では、
テストプログラムをフェッチする命令フェッチバスサイ
クルが必要でなくなることから、テストベクトルが短く
なる効果があり、製造時のテスト時間を短縮し、テスト
コストを削減することができる。
の命令実行機能を使用することなく周辺マクロのテスト
を行うので、ＣＰＵ２の機械語命令で構成されたテスト
プログラムが不要となる。さらに、本テスト方法では、
テストプログラムをフェッチする命令フェッチバスサイ
クルが必要でなくなることから、テストベクトルが短く
なる効果があり、製造時のテスト時間を短縮し、テスト
コストを削減することができる。
【００５６】また、周辺マクロテストモード時には、Ｃ
ＰＵの機能としてバス制御回路の機能のみを使用するの
で、カスタムマイコン設計時のシミュレーション用の動
作モデルとしては、ＣＰＵのバス制御回路のみをモデル
化すればよく、ＣＰＵ全体の動作モデルを使用してシミ
ュレーションを行う場合に比べ、シミュレーション時間
を短縮する効果がある。従って、カスタムマイコンの開
発期間の短縮と検証精度の向上に寄与する。加えて、ユ
ーザにＣＰＵ全体の動作モデルを提供する必要がなくな
り、本来機密にすべきＣＰＵの内部構造をユーザに知ら
れる危険も生じなくなる。
ＰＵの機能としてバス制御回路の機能のみを使用するの
で、カスタムマイコン設計時のシミュレーション用の動
作モデルとしては、ＣＰＵのバス制御回路のみをモデル
化すればよく、ＣＰＵ全体の動作モデルを使用してシミ
ュレーションを行う場合に比べ、シミュレーション時間
を短縮する効果がある。従って、カスタムマイコンの開
発期間の短縮と検証精度の向上に寄与する。加えて、ユ
ーザにＣＰＵ全体の動作モデルを提供する必要がなくな
り、本来機密にすべきＣＰＵの内部構造をユーザに知ら
れる危険も生じなくなる。
【００５７】図４は、上記第１実施例の変形例に係るマ
イコンの構成を示すブロック図である。
イコンの構成を示すブロック図である。
【００５８】本変形例では、外部端子群１６，１７を外
部端子群１３，１４と共用できるように構成したもので
ある。すなわち、本変形例のマイコン１Ａは、上記第１
実施例のマイコン１において、外部端子群１３，１４を
除去すると共に、入出力ドライバ１５に代えて各外部端
子群１６，１７にそれぞれセレクタ・入出力ドライバ１
５ａ，１５ｂを接続する。そして、外部端子１０に入力
される外部信号をセレクト信号として、セレクタ・入出
力ドライバ１５ａは、アドレスバス６または周辺機能マ
クロ４と外部端子群１６との接続の切り換えを行い、セ
レクタ・入出力ドライバ１５ｂは、データバス７または
周辺機能マクロ３と外部端子群１７との接続の切り換え
を行う。
部端子群１３，１４と共用できるように構成したもので
ある。すなわち、本変形例のマイコン１Ａは、上記第１
実施例のマイコン１において、外部端子群１３，１４を
除去すると共に、入出力ドライバ１５に代えて各外部端
子群１６，１７にそれぞれセレクタ・入出力ドライバ１
５ａ，１５ｂを接続する。そして、外部端子１０に入力
される外部信号をセレクト信号として、セレクタ・入出
力ドライバ１５ａは、アドレスバス６または周辺機能マ
クロ４と外部端子群１６との接続の切り換えを行い、セ
レクタ・入出力ドライバ１５ｂは、データバス７または
周辺機能マクロ３と外部端子群１７との接続の切り換え
を行う。
【００５９】このように構成することにより、外部端子
群１３，１４を削除することができる上、第１実施例と
同様の効果を得ることができる。
群１３，１４を削除することができる上、第１実施例と
同様の効果を得ることができる。
【００６０】図５は、上記第１実施例の他の変形例を示
すＣＰＵの内部構成図である。
すＣＰＵの内部構成図である。
【００６１】このＣＰＵ２−１は、上記第１実施例のＣ
ＰＵ２において、命令実行制御回路２ａ、バス制御回路
２ｂ及び演算器２ｃのほかに、バス制御回路２ｂからの
入出力制御信号Ｓ１により制御される入出力回路２ｄを
設けたものである。
ＰＵ２において、命令実行制御回路２ａ、バス制御回路
２ｂ及び演算器２ｃのほかに、バス制御回路２ｂからの
入出力制御信号Ｓ１により制御される入出力回路２ｄを
設けたものである。
【００６２】この入出力回路２ｄは、命令実行制御回路
２ａからのバスサイクル実行要求に基づくバスサイクル
の実行中には、アドレスバス６及び７と演算器２ｃとを
電気的に接続し、また、周辺マクロテストモード時、つ
まり、外部からのバスサイクル実行要求に基づくバスサ
イクル実行中には、アドレスバス６及びデータバス７と
演算器２ｃとの接続を遮断する機能を有する。
２ａからのバスサイクル実行要求に基づくバスサイクル
の実行中には、アドレスバス６及び７と演算器２ｃとを
電気的に接続し、また、周辺マクロテストモード時、つ
まり、外部からのバスサイクル実行要求に基づくバスサ
イクル実行中には、アドレスバス６及びデータバス７と
演算器２ｃとの接続を遮断する機能を有する。
【００６３】本変形例によれば、バス制御回路２ｂのみ
の制御により、周辺マクロテストモードにおけるＣＰＵ
からのアドレスバス６へのアドレス出力、及びデータバ
ス７へのデータ出力を確実に停止することができる。
の制御により、周辺マクロテストモードにおけるＣＰＵ
からのアドレスバス６へのアドレス出力、及びデータバ
ス７へのデータ出力を確実に停止することができる。
【００６４】図６は、本発明の第２実施例に係るマイコ
ンの概略構成を示すブロック図である。
ンの概略構成を示すブロック図である。
【００６５】本実施例は、マイコンの外部からアドレス
及びテストデータを供給しないでも済むように構成し、
且つ読出しデータを外部へ出力せずにテストを行えるよ
うにしたものである。
及びテストデータを供給しないでも済むように構成し、
且つ読出しデータを外部へ出力せずにテストを行えるよ
うにしたものである。
【００６６】すなわち、本実施例のマイコン１Ｂが図１
に示す上記第１実施例と異なる点は、図１に示す入出力
ドライバ１５及び外部端子群１６，１７を削除し、周辺
マクロのテストデータを生成するデータ生成回路２１
と、周辺マクロから読出したデータを圧縮してテスト結
果を出力するデータ圧縮回路２２と、該データ圧縮回路
２２からのテスト結果を外部へ出力する外部端子２３と
を設けた点である。
に示す上記第１実施例と異なる点は、図１に示す入出力
ドライバ１５及び外部端子群１６，１７を削除し、周辺
マクロのテストデータを生成するデータ生成回路２１
と、周辺マクロから読出したデータを圧縮してテスト結
果を出力するデータ圧縮回路２２と、該データ圧縮回路
２２からのテスト結果を外部へ出力する外部端子２３と
を設けた点である。
【００６７】前記データ生成回路２１の内部構成を図７
に示す。
に示す。
【００６８】図７において、このデータ生成回路２１
は、各々２組のカウンタレジスタ２１ａ，２１ｂ、ＲＯ
Ｍ２１ｃ，２１ｄ及びバスドライバ２１ｅ，２１ｆと、
論理ゲート２１ｇ，２１ｈとで構成されている。
は、各々２組のカウンタレジスタ２１ａ，２１ｂ、ＲＯ
Ｍ２１ｃ，２１ｄ及びバスドライバ２１ｅ，２１ｆと、
論理ゲート２１ｇ，２１ｈとで構成されている。
【００６９】カウンタレジスタ２１ａは、ＲＯＭ２１ｃ
のアドレスを指定するもので、リセット端子１８が
“Ｌ”レベルになると“０”に初期化され、外部端子１
１に印加される外部信号の立上りエッジでカウントアッ
プする。カウンタレジスタ２１ｂは、ＲＯＭ２１ｄのア
ドレスを指定するもので、リセット端子１８が“Ｌ”レ
ベルになると“０”に初期化され、外部端子１２が
“Ｌ”レベルの時に外部端子１１に印加される外部信号
の立上りエッジでカウントアップする。
のアドレスを指定するもので、リセット端子１８が
“Ｌ”レベルになると“０”に初期化され、外部端子１
１に印加される外部信号の立上りエッジでカウントアッ
プする。カウンタレジスタ２１ｂは、ＲＯＭ２１ｄのア
ドレスを指定するもので、リセット端子１８が“Ｌ”レ
ベルになると“０”に初期化され、外部端子１２が
“Ｌ”レベルの時に外部端子１１に印加される外部信号
の立上りエッジでカウントアップする。
【００７０】ＲＯＭ２１ｃは、書込みアドレス及び読出
しアドレスが格納されており、カウンタ２１ａで指定さ
れたアドレスのデータをバスドライバ２１ｅへ出力す
る。ＲＯＭ２１ｄは、書き込みデータか格納されてお
り、カウンタ２１ｂで指定されたアドレスのデータをバ
スドライバ２１ｆへ出力する。さらに、バスドライバ２
１ｅは外部端子１０が“Ｌ”レベルの時にＲＯＭ２１ｃ
が出力するデータをアドレスバス６へ出力し、バスドラ
イバ２１ｆは外部端子１０が“Ｌ”レベル且つ外部端子
１２をクロックでラッチした信号１２ａが“Ｌ”レベル
の時にＲＯＭ２１ｄが出力するデータをデータバス７へ
出力する。
しアドレスが格納されており、カウンタ２１ａで指定さ
れたアドレスのデータをバスドライバ２１ｅへ出力す
る。ＲＯＭ２１ｄは、書き込みデータか格納されてお
り、カウンタ２１ｂで指定されたアドレスのデータをバ
スドライバ２１ｆへ出力する。さらに、バスドライバ２
１ｅは外部端子１０が“Ｌ”レベルの時にＲＯＭ２１ｃ
が出力するデータをアドレスバス６へ出力し、バスドラ
イバ２１ｆは外部端子１０が“Ｌ”レベル且つ外部端子
１２をクロックでラッチした信号１２ａが“Ｌ”レベル
の時にＲＯＭ２１ｄが出力するデータをデータバス７へ
出力する。
【００７１】前記データ圧縮回路２２の内部構成を図８
に示す。
に示す。
【００７２】このデータ圧縮回路２２は、リニアフィー
ドバックシフトレジスタ（ＬＦＳＲ）２２ａと比較器２
２ｂとを備えている。ＬＦＳＲ２２ａは、リセット端子
１８が“Ｌ”レベルになると初期化され、ＲＤ信号の立
上りエッジで、データバス７のデータとＬＦＳＲ２２ｂ
にラッチされたデータとをパラレル圧縮した後ラッチす
る。比較２２ｂは、予め読出しデータをパラレル圧縮し
て設定された期待値２２ｃとＬＦＳＲ２２ａが出力する
データとを比較し、それが一致した場合に外部端子２３
に“Ｌ”レベルを出力する。
ドバックシフトレジスタ（ＬＦＳＲ）２２ａと比較器２
２ｂとを備えている。ＬＦＳＲ２２ａは、リセット端子
１８が“Ｌ”レベルになると初期化され、ＲＤ信号の立
上りエッジで、データバス７のデータとＬＦＳＲ２２ｂ
にラッチされたデータとをパラレル圧縮した後ラッチす
る。比較２２ｂは、予め読出しデータをパラレル圧縮し
て設定された期待値２２ｃとＬＦＳＲ２２ａが出力する
データとを比較し、それが一致した場合に外部端子２３
に“Ｌ”レベルを出力する。
【００７３】次に、本実施例における動作及び周辺マク
ロのテスト方法を図９のタイムチャートを参照しつつ説
明する。
ロのテスト方法を図９のタイムチャートを参照しつつ説
明する。
【００７４】なお、本実施例において、クロック端子９
のクロック信号、外部端子１８のリセット信号、外部端
子１０，１１，１２の各外部信号、ＷＲ信号、及びＲＤ
信号は、上記第１実施例と同一タイミングの信号であ
り、共通する要素には同一の符号を付して詳細な説明を
省略する。
のクロック信号、外部端子１８のリセット信号、外部端
子１０，１１，１２の各外部信号、ＷＲ信号、及びＲＤ
信号は、上記第１実施例と同一タイミングの信号であ
り、共通する要素には同一の符号を付して詳細な説明を
省略する。
【００７５】すなわち、時刻ｔ２でマイコンはリセット
状態が解除され、周辺マクロテストモードになる。
状態が解除され、周辺マクロテストモードになる。
【００７６】時刻ｔ２１で、外部端子１２を“Ｌ”レベ
ルの状態として、外部端子１１に“Ｌ”レベルをアサー
トすると、ＣＰＵ２は、時刻ｔ３で、外部からのライト
バスサイクル要求を認識して、期間Ｔ１で、ＷＲ信号に
“Ｌ”レベルをアサートして、周辺マクロの書き込み動
作を行う。
ルの状態として、外部端子１１に“Ｌ”レベルをアサー
トすると、ＣＰＵ２は、時刻ｔ３で、外部からのライト
バスサイクル要求を認識して、期間Ｔ１で、ＷＲ信号に
“Ｌ”レベルをアサートして、周辺マクロの書き込み動
作を行う。
【００７７】時刻３２の外部端子１１の立ち上がりで、
データ生成回路２１のカウンタ２１ａ，２１ｂはカウン
トアップし、期間Ｔ１で、アドレスバス６にＲＯＭ２１
ｃが出力するデータが、データバス７にＲＯＭ２１ｄが
出力するデータが出力され、ＣＰＵ２は、アドレスバス
へのアドレス出力、データバスへのデータ出力を行わな
い。
データ生成回路２１のカウンタ２１ａ，２１ｂはカウン
トアップし、期間Ｔ１で、アドレスバス６にＲＯＭ２１
ｃが出力するデータが、データバス７にＲＯＭ２１ｄが
出力するデータが出力され、ＣＰＵ２は、アドレスバス
へのアドレス出力、データバスへのデータ出力を行わな
い。
【００７８】アドレスバスで指定された周辺マクロは、
ＷＲ信号の立ち上がりで、データバス上の書き込みデー
タを、アドレスバスのアドレスで指定された内部レジス
タに書き込む。
ＷＲ信号の立ち上がりで、データバス上の書き込みデー
タを、アドレスバスのアドレスで指定された内部レジス
タに書き込む。
【００７９】さらに、時刻ｔ３１で、外部端子１２を
“Ｌ”レベルのまま、外部端子１１に“Ｌ”レベルをア
サートすると、ＣＰＵ２は、時刻ｔ４で、外部からのラ
イトバスサイクル要求を認識して、期間Ｔ２で、ＷＲ信
号に“Ｌ”レベルをアサートして、周辺マクロの書き込
み動作を行う。また、データ生成回路２１のカウンタ２
１ａ，２１ｂは、時刻４２の外部端子１１の立ち上がり
でカウントアップし、期間Ｔ２で、アドレスバス６にＲ
ＯＭ２１ｃが出力するデータが、データバス７にＲＯＭ
２１ｄが出力するデータが出力され、アドレスバスで指
定された周辺マクロは、ＷＲ信号の立ち上がりで、デー
タバス上の書き込みデータを、アドレスバスのアドレス
で指定された内部レジスタに書き込む。
“Ｌ”レベルのまま、外部端子１１に“Ｌ”レベルをア
サートすると、ＣＰＵ２は、時刻ｔ４で、外部からのラ
イトバスサイクル要求を認識して、期間Ｔ２で、ＷＲ信
号に“Ｌ”レベルをアサートして、周辺マクロの書き込
み動作を行う。また、データ生成回路２１のカウンタ２
１ａ，２１ｂは、時刻４２の外部端子１１の立ち上がり
でカウントアップし、期間Ｔ２で、アドレスバス６にＲ
ＯＭ２１ｃが出力するデータが、データバス７にＲＯＭ
２１ｄが出力するデータが出力され、アドレスバスで指
定された周辺マクロは、ＷＲ信号の立ち上がりで、デー
タバス上の書き込みデータを、アドレスバスのアドレス
で指定された内部レジスタに書き込む。
【００８０】時刻ｔ４１で、外部端子１２を“Ｈ”レベ
ルの状態として、外部端子１１に“Ｌ”レベルをアサー
トすると、ＣＰＵ２は、時刻ｔ５で、外部からのリード
バスサイクル要求を認識して、期間Ｔ３で、ＲＤ信号に
“Ｌ”レベルをアサートして、周辺マクロの読み出し動
作を行う。
ルの状態として、外部端子１１に“Ｌ”レベルをアサー
トすると、ＣＰＵ２は、時刻ｔ５で、外部からのリード
バスサイクル要求を認識して、期間Ｔ３で、ＲＤ信号に
“Ｌ”レベルをアサートして、周辺マクロの読み出し動
作を行う。
【００８１】時刻ｔ５２の外部端子１１の立ち上がり
で、データ生成回路２１のカウンタ２１ａはカウントア
ップする。ただし、カウンタ２１ｂのカウントアップは
行わない。期間Ｔ３で、アドレスバス６にＲＯＭ２１ｃ
が出力するデータが出力され、ＣＰＵ２は、アドレスバ
スへのアドレス出力を行わない。
で、データ生成回路２１のカウンタ２１ａはカウントア
ップする。ただし、カウンタ２１ｂのカウントアップは
行わない。期間Ｔ３で、アドレスバス６にＲＯＭ２１ｃ
が出力するデータが出力され、ＣＰＵ２は、アドレスバ
スへのアドレス出力を行わない。
【００８２】アドレスバスで指定された周辺マクロは、
ＲＤ信号の立ち下がりで、アドレスバスのアドレスで指
定された内部レジスタの内容をデータバスに出力する。
データバスに出力された周辺マクロの出力データは、Ｒ
Ｄ信号の立ち上がりで、データ圧縮回路２２のＬＦＳＲ
２２ａにパラレル圧縮されてラッチされる。
ＲＤ信号の立ち下がりで、アドレスバスのアドレスで指
定された内部レジスタの内容をデータバスに出力する。
データバスに出力された周辺マクロの出力データは、Ｒ
Ｄ信号の立ち上がりで、データ圧縮回路２２のＬＦＳＲ
２２ａにパラレル圧縮されてラッチされる。
【００８３】さらに、時刻ｔ５１で、外部端子１２を
“Ｈ”レベルのまま、外部端子１１に“Ｌ”レベルをア
サートすると、ＣＰＵ２は、時刻ｔ６で、外部からのリ
ードバスサイクル要求を認識して、期間Ｔ４で、ＲＤ信
号に“Ｌ”レベルをアサートして、周辺マクロの読み出
し動作を行う。また、データ生成回路２１のカウンタ２
１ａは、時刻６２の外部端子１１の立ち上がりでカウン
トアップし、期間Ｔ２で、アドレスバス６にＲＯＭ２１
ｃが出力するデータが出力され、アドレスバスで指定さ
れた周辺マクロは、ＲＤ信号の立ち下がりで、アドレス
バスのアドレスで指定された内部レジスタの内容をデー
タバスに出力し、データバスに出力された周辺マクロの
出力データは、ＲＤ信号の立ち上がりで、データ圧縮回
路２２のＬＦＳＲ２２ａにパラレル圧縮されてラッチさ
れる。
“Ｈ”レベルのまま、外部端子１１に“Ｌ”レベルをア
サートすると、ＣＰＵ２は、時刻ｔ６で、外部からのリ
ードバスサイクル要求を認識して、期間Ｔ４で、ＲＤ信
号に“Ｌ”レベルをアサートして、周辺マクロの読み出
し動作を行う。また、データ生成回路２１のカウンタ２
１ａは、時刻６２の外部端子１１の立ち上がりでカウン
トアップし、期間Ｔ２で、アドレスバス６にＲＯＭ２１
ｃが出力するデータが出力され、アドレスバスで指定さ
れた周辺マクロは、ＲＤ信号の立ち下がりで、アドレス
バスのアドレスで指定された内部レジスタの内容をデー
タバスに出力し、データバスに出力された周辺マクロの
出力データは、ＲＤ信号の立ち上がりで、データ圧縮回
路２２のＬＦＳＲ２２ａにパラレル圧縮されてラッチさ
れる。
【００８４】また、ＬＦＳＲ２２ａにラッチされた値
が、予め設定されていた期待値２２ｃと一致すると外部
端子２３に“Ｌ”レベルがアサートされる。
が、予め設定されていた期待値２２ｃと一致すると外部
端子２３に“Ｌ”レベルがアサートされる。
【００８５】このように本実施例では、予め、周辺機能
ブロックのテストシーケンスに合わせて、書込みアドレ
ス及び読出しアドレスをＲＯＭ２１ｃに、書き込みデー
タをＲＯＭ２１ｄにそれぞれ格納するようにしたので、
マイコン１の外部からアドレスやデータを印加する必要
がなくなる。また、予め、読出しデータをパラレル圧縮
した結果の期待値２２ｃをデータ圧縮回路２２の比較器
２２ｂに設定することにより、読出しデータを外部に出
力せずにテストを行うことができる。
ブロックのテストシーケンスに合わせて、書込みアドレ
ス及び読出しアドレスをＲＯＭ２１ｃに、書き込みデー
タをＲＯＭ２１ｄにそれぞれ格納するようにしたので、
マイコン１の外部からアドレスやデータを印加する必要
がなくなる。また、予め、読出しデータをパラレル圧縮
した結果の期待値２２ｃをデータ圧縮回路２２の比較器
２２ｂに設定することにより、読出しデータを外部に出
力せずにテストを行うことができる。
【００８６】
【発明の効果】以上詳細に説明したように第１の発明に
よれば、バス制御回路は、外部からのバスサイクル実行
要求を示す外部信号を受信する構成にし、該バス制御回
路が前記外部信号を受信したときには、命令実行制御回
路からのバスサイクル実行要求に基づくバスサイクルの
実行を停止し、前記外部信号に応じてバスサイクルを実
行するようにしたので、例えばこのＣＰＵを内蔵したマ
イコンの周辺回路のテストモード時では、ＣＰＵの機能
としてバス制御回路の機能のみを使用してテストを行う
ことが可能となる。従って、カスタムマイコン設計時の
シミュレーション用の動作モデルとしては、ＣＰＵのバ
ス制御回路のみをモデル化すればよく、シミュレーショ
ン時間を短縮する効果があり、カスタムマイコンの開発
期間の短縮と検証精度の向上に寄与する。さらに、ユー
ザにＣＰＵ全体の動作モデルを提供する必要がなくなる
ので、ＣＰＵの内部構造をユーザに知られる危険も生じ
なくなる。
よれば、バス制御回路は、外部からのバスサイクル実行
要求を示す外部信号を受信する構成にし、該バス制御回
路が前記外部信号を受信したときには、命令実行制御回
路からのバスサイクル実行要求に基づくバスサイクルの
実行を停止し、前記外部信号に応じてバスサイクルを実
行するようにしたので、例えばこのＣＰＵを内蔵したマ
イコンの周辺回路のテストモード時では、ＣＰＵの機能
としてバス制御回路の機能のみを使用してテストを行う
ことが可能となる。従って、カスタムマイコン設計時の
シミュレーション用の動作モデルとしては、ＣＰＵのバ
ス制御回路のみをモデル化すればよく、シミュレーショ
ン時間を短縮する効果があり、カスタムマイコンの開発
期間の短縮と検証精度の向上に寄与する。さらに、ユー
ザにＣＰＵ全体の動作モデルを提供する必要がなくなる
ので、ＣＰＵの内部構造をユーザに知られる危険も生じ
なくなる。
【００８７】第２の発明によれば、前記第１の発明にお
いて、前記外部信号に応じて実行するバスサイクル中
は、前記アドレスバス及び前記データバスとの接続を電
気的に遮断する入出力回路を設けたので、第１の発明と
同様の効果が得られると共に、バス制御回路のみの制御
により、周辺回路のテストモードにおけるＣＰＵからの
アドレスバスへのアドレス出力、及びデータバスへのデ
ータ出力を確実に停止することができる。
いて、前記外部信号に応じて実行するバスサイクル中
は、前記アドレスバス及び前記データバスとの接続を電
気的に遮断する入出力回路を設けたので、第１の発明と
同様の効果が得られると共に、バス制御回路のみの制御
により、周辺回路のテストモードにおけるＣＰＵからの
アドレスバスへのアドレス出力、及びデータバスへのデ
ータ出力を確実に停止することができる。
【００８８】第３の発明によれば、外部信号が第１の外
部端子を介して中央処理装置に供給されたときに、周辺
回路の書き込み動作を行うためのデータを第２の外部端
子から入力すると共に、この書き込み動作を行うための
バス制御信号を前記中央処理装置から出力するようにし
たので、ＣＰＵの命令実行機能を使用しないで周辺回路
の書込み動作のテストを行うことができる。従って、Ｃ
ＰＵの機械語命令で構成されたテストプログラムが不要
となる。さらに、テストプログラムをフェッチする命令
フェッチバスサイクルも必要でなくなることから、テス
トベクトルが短くなる効果があり、製造時のテスト時間
を短縮し、テストコストを削減することが可能となる。
部端子を介して中央処理装置に供給されたときに、周辺
回路の書き込み動作を行うためのデータを第２の外部端
子から入力すると共に、この書き込み動作を行うための
バス制御信号を前記中央処理装置から出力するようにし
たので、ＣＰＵの命令実行機能を使用しないで周辺回路
の書込み動作のテストを行うことができる。従って、Ｃ
ＰＵの機械語命令で構成されたテストプログラムが不要
となる。さらに、テストプログラムをフェッチする命令
フェッチバスサイクルも必要でなくなることから、テス
トベクトルが短くなる効果があり、製造時のテスト時間
を短縮し、テストコストを削減することが可能となる。
【００８９】第４の発明によれば、外部信号が第１の外
部端子を介して中央処理装置に供給されたときに、周辺
回路の読出し動作を行うためのバス制御信号を前記中央
処理装置から出力し、かつ前記周辺回路から読出したデ
ータを第２の外部端子から外部へ出力するようにしたの
で、ＣＰＵの命令実行機能を使用しないで周辺回路の読
出し動作のテストを行うことが可能となり、第３の発明
と同様の効果が得られる。
部端子を介して中央処理装置に供給されたときに、周辺
回路の読出し動作を行うためのバス制御信号を前記中央
処理装置から出力し、かつ前記周辺回路から読出したデ
ータを第２の外部端子から外部へ出力するようにしたの
で、ＣＰＵの命令実行機能を使用しないで周辺回路の読
出し動作のテストを行うことが可能となり、第３の発明
と同様の効果が得られる。
【００９０】第５の発明によれば、外部信号が外部端子
を介して中央処理装置に供給されたときに、周辺回路の
書き込み動作を行うためのテストデータをデータ生成回
路から出力し、かつ該書き込み動作を行うためのバス制
御信号を中央処理装置から出力するようにしたので、第
３の発明と同様の効果が得られると共に、周辺回路の書
き込み動作を行うためのデータ等を外部から印加する必
要もなくなり、外部端子数を増加させることなく周辺回
路のテストを行うことができる。これにより、製造時の
テストコストを削減する効果がある。
を介して中央処理装置に供給されたときに、周辺回路の
書き込み動作を行うためのテストデータをデータ生成回
路から出力し、かつ該書き込み動作を行うためのバス制
御信号を中央処理装置から出力するようにしたので、第
３の発明と同様の効果が得られると共に、周辺回路の書
き込み動作を行うためのデータ等を外部から印加する必
要もなくなり、外部端子数を増加させることなく周辺回
路のテストを行うことができる。これにより、製造時の
テストコストを削減する効果がある。
【００９１】第６の発明によれば、外部信号が外部端子
を介して中央処理装置に供給されたときに、周辺回路の
読出し動作を行うためのバス制御信号を前記中央処理装
置から出力し、かつ前記周辺回路から読出したデータを
データ圧縮回路で圧縮するようにしたので、第４の発明
と同様の効果が得られると共に、読出しデータを外部に
出力せずにテストすることも可能となる。
を介して中央処理装置に供給されたときに、周辺回路の
読出し動作を行うためのバス制御信号を前記中央処理装
置から出力し、かつ前記周辺回路から読出したデータを
データ圧縮回路で圧縮するようにしたので、第４の発明
と同様の効果が得られると共に、読出しデータを外部に
出力せずにテストすることも可能となる。
【図１】本発明の第１実施例に係るマイコンの概略構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示したＣＰＵ２の内部構成を示すブロッ
ク図である。
ク図である。
【図３】第１実施例の動作を示すタイミングチャートで
ある。
ある。
【図４】第１実施例の変形例に係るマイコンの構成を示
すブロック図である。
すブロック図である。
【図５】第１実施例の他の変形例を示すＣＰＵの内部構
成図である。
成図である。
【図６】本発明の第２実施例に係るマイコンの概略構成
を示すブロック図である。
を示すブロック図である。
【図７】データ生成回路２１の内部構成を示す図であ
る。
る。
【図８】データ圧縮回路２２の内部構成を示す図であ
る。
る。
【図９】第２実施例の動作を示すタイミングチャートで
ある。
ある。
【図１０】従来のマイコンの一構成例を示すブロック図
である。
である。
１，１Ａ，１Ｂ マイコン ２，２−１ ＣＰＵ ２ａ 命令実行制御回路 ２ｂ バス制御回路 ２ｃ 演算器 ２ｄ 入出力回路 ３，４ 周辺機能マクロ ５ メモリマクロ ６ アドレスバス ７ データバス ８ バス制御信号群 １０，１１，１２ 外部端子 １５ 入出力ドライバ １５ａ，１５ｂ セレクタ・入出力ドライバ １７，１８ 外部端子群 ２１ データ生成回路 ２２ データ圧縮回路
Claims (8)
- 【請求項１】 命令の実行を制御する命令実行制御回路
と、アドレスバス及びデータバスを介して外部回路と接
続され、バスサイクルの実行を外部回路に知らせるバス
制御信号を生成するバス制御回路と、前記命令実行制御
回路及び前記バス制御回路に接続され、データの演算を
行う演算器とを有し、実行すべき命令を前記外部回路か
ら取り込む命令フェッチバスサイクル、演算すべきデー
タを前記外部回路から取り込むオペランドフェッチバス
サイクル、及び前記外部回路へ演算結果を書き込むオペ
ランドストアバスサイクルを、前記バスサイクルとして
前記命令実行制御回路からのバスサイクル実行要求に基
づいて実行する中央処理装置において、 前記バス制御回路は、外部からのバスサイクル実行要求
を示す外部信号を受信する構成にし、 該バス制御回路が前記外部信号を受信したときには、前
記命令実行制御回路からの前記バスサイクル実行要求に
基づく前記バスサイクルの実行を停止し、前記外部信号
に応じて前記バスサイクルを実行することを特徴とする
中央処理装置。 - 【請求項２】 前記外部信号に応じて実行するバスサイ
クル中は、前記アドレスバス及び前記データバスとの接
続を電気的に遮断する入出力回路を設けたことを特徴と
する請求項１記載の中央処理装置。 - 【請求項３】 請求項２記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される第１の外部端子と、前記データバスと接続される
第２の外部端子とを設け、 前記外部信号が前記第１の外部端子を介して前記中央処
理装置に供給されたときに、前記周辺回路の書き込み動
作を行うためのデータを前記第２の外部端子から入力す
ると共に、この書き込み動作を行うためのバス制御信号
を前記中央処理装置から出力することを特徴とするマイ
クロコンピュータ。 - 【請求項４】 請求項２記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される第１の外部端子と、前記データバスと接続される
第２の外部端子とを設け、 前記外部信号が前記第１の外部端子を介して前記中央処
理装置に供給されたときに、前記周辺回路の読出し動作
を行うためのバス制御信号を前記中央処理装置から出力
し、かつ前記周辺回路から読出したデータを前記第２の
外部端子から外部へ出力することを特徴とするマイクロ
コンピュータ。 - 【請求項５】 請求項２記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される第１の外部端子と、前記テストモードの種別が書
き込みテストか読み出しテストかを指示する外部信号が
供給される第２の外部端子と、前記データバスと接続さ
れる第３の外部端子を設け、 前記第１の外部端子に入力される外部信号が前記周辺回
路のテストモードをしめす場合、前記第２の外部信号に
入力されるテストモードの種別が書き込みテストを示す
ときは、前記周辺回路への書き込みデータを前記第３の
端子に入力すると共に、前記周辺回路への書き込み動作
を行うためのバス制御信号を前記中央処理装置から出力
し、前記データバスに出力されたデータを前記周辺装置
に書き込み、 前記第２の外部信号に入力されるテストモードの種別が
読み出しテストを示すときは、前記周辺回路への読み出
し動作を行うためのバス制御信号を前記中央処理装置か
ら出力し、前記周辺回路から読みだしたデータを前記第
３の外部端子から外部へ出力することを特徴とするマイ
クロコンピュータ。 - 【請求項６】 請求項２記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される外部端子と、前記周辺回路のテストデータを生成
するデータ生成回路とを設け、 前記外部信号が前記外部端子を介して前記中央処理装置
に供給されたときに、前記周辺回路の書き込み動作を行
うためのテストデータを前記データ生成回路から出力
し、かつ該書き込み動作を行うためのバス制御信号を前
記中央処理装置から出力することを特徴とするマイクロ
コンピュータ。 - 【請求項７】 請求項２記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される外部端子と、前記データバス上のデータを圧縮す
るデータ圧縮回路とを設け、 前記外部信号が前記外部端子を介して前記中央処理装置
に供給されたときに、前記周辺回路の読出し動作を行う
ためのバス制御信号を前記中央処理装置から出力し、か
つ前記周辺回路から読出したデータを前記データ圧縮回
路で圧縮することを特徴とするマイクロコンピュータ。 - 【請求項８】 請求項２記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される第１の外部端子と、前記テストモードの種別が書
き込みテストか読み出しテストかを指示する外部信号が
供給される第２の外部端子と、前記周辺回路のテストデ
ータを生成するデータ生成回路と、前記データバス上の
データを圧縮するデータ圧縮回路を設け、 前記第１の外部端子に入力される外部信号が前記周辺回
路のテストモードを示す場合、前記第２の外部信号に入
力されるテストモードの種別が書き込みテストを示すと
きは、前記周辺回路への書き込みデータを前記データ生
成回路からデータバスへ出力すると共に、前記周辺回路
への書き込み動作を行うためのバス制御信号を前記中央
処理装置から出力して、前記データバスに出力されたデ
ータを前記周辺装置に書き込み、 前記第２の外部信号に入力されるテストモードの種別が
読み出しテストを示すときは、前記周辺回路への読み出
し動作を行うためのバス制御信号を前記中央処理装置か
ら出力して、前記周辺回路から読み出したデータを前記
データ圧縮回路で圧縮することを特徴とするマイクロコ
ンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212993A JPH0877035A (ja) | 1994-09-06 | 1994-09-06 | 中央処理装置及びマイクロコンピュータ |
| US09/110,883 US6058468A (en) | 1994-09-06 | 1998-07-07 | Central processing unit and microcomputer having testing of circuitry external to the central processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6212993A JPH0877035A (ja) | 1994-09-06 | 1994-09-06 | 中央処理装置及びマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0877035A true JPH0877035A (ja) | 1996-03-22 |
Family
ID=16631697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6212993A Pending JPH0877035A (ja) | 1994-09-06 | 1994-09-06 | 中央処理装置及びマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6058468A (ja) |
| JP (1) | JPH0877035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7577880B2 (en) | 1996-09-18 | 2009-08-18 | Pegre Semiconductors Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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