JPH0877035A - 中央処理装置及びマイクロコンピュータ - Google Patents
中央処理装置及びマイクロコンピュータInfo
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- JPH0877035A JPH0877035A JP6212993A JP21299394A JPH0877035A JP H0877035 A JPH0877035 A JP H0877035A JP 6212993 A JP6212993 A JP 6212993A JP 21299394 A JP21299394 A JP 21299394A JP H0877035 A JPH0877035 A JP H0877035A
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- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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Abstract
(57)【要約】
【目的】 CPUと各種周辺回路やメモリとを内蔵した
マイコンにおいて、CPUの命令実行の機能を使用しな
いで、CPUの一部の回路のみを使用して周辺機能ブロ
ックのテストを可能にするマイコンを提供することであ
る。 【構成】 周辺回路のテストモードを指示する外部信号
が供給される第1の外部端子と、データバスと接続され
る第2の外部端子とを設け、前記外部信号が前記第1の
外部端子を介して中央処理装置に供給されたときに、前
記周辺回路の書き込み動作を行うためのデータを前記第
2の外部端子から入力すると共に、この書き込み動作を
行うためのバス制御信号を中央処理装置から出力する。
但し、CPUは、バス制御回路が前記外部信号を受信し
たときには、命令実行制御回路からのバスサイクル実行
要求に基づくバスサイクルの実行を停止し、前記外部信
号に応じてバスサイクルを実行する構成とする。
マイコンにおいて、CPUの命令実行の機能を使用しな
いで、CPUの一部の回路のみを使用して周辺機能ブロ
ックのテストを可能にするマイコンを提供することであ
る。 【構成】 周辺回路のテストモードを指示する外部信号
が供給される第1の外部端子と、データバスと接続され
る第2の外部端子とを設け、前記外部信号が前記第1の
外部端子を介して中央処理装置に供給されたときに、前
記周辺回路の書き込み動作を行うためのデータを前記第
2の外部端子から入力すると共に、この書き込み動作を
行うためのバス制御信号を中央処理装置から出力する。
但し、CPUは、バス制御回路が前記外部信号を受信し
たときには、命令実行制御回路からのバスサイクル実行
要求に基づくバスサイクルの実行を停止し、前記外部信
号に応じてバスサイクルを実行する構成とする。
Description
【0001】
【産業上の利用分野】本発明は、命令の実行を行う中央
処理装置(CPU)、及び該CPUと共に各種周辺回路
を内蔵したマイクロコンピュータに関する。
処理装置(CPU)、及び該CPUと共に各種周辺回路
を内蔵したマイクロコンピュータに関する。
【0002】
【従来の技術】近年、半導体技術の進歩に伴い、マイク
ロコンピュータ(以下、単にマイコンという)は広く応
用され、応用分野毎に各種のマイコンが開発されてい
る。しかし、多岐にわたるユーザの要求を満たすために
は、ユーザ毎にマイコンを開発する必要がある。
ロコンピュータ(以下、単にマイコンという)は広く応
用され、応用分野毎に各種のマイコンが開発されてい
る。しかし、多岐にわたるユーザの要求を満たすために
は、ユーザ毎にマイコンを開発する必要がある。
【0003】そこで、今日では多様なユーザの要求を満
足させる手法として、メガセル方式と呼ばれる方式が開
発されている。この方式は、CPUやメモリ、タイマ、
シリアルインタフェース等の機能ブロックのレイアウト
情報をマクロ情報と呼ばれるデータベースとして計算機
に登録しておき、必要な機能ブロックを選択して作成さ
れた接続図をもとに、登録されたマクロ情報からマスク
データ作成するものである。また、登録された機能ブロ
ックだけではなく、ユーザ固有の論理回路をゲートアレ
ーとして混在させることも可能である。
足させる手法として、メガセル方式と呼ばれる方式が開
発されている。この方式は、CPUやメモリ、タイマ、
シリアルインタフェース等の機能ブロックのレイアウト
情報をマクロ情報と呼ばれるデータベースとして計算機
に登録しておき、必要な機能ブロックを選択して作成さ
れた接続図をもとに、登録されたマクロ情報からマスク
データ作成するものである。また、登録された機能ブロ
ックだけではなく、ユーザ固有の論理回路をゲートアレ
ーとして混在させることも可能である。
【0004】本方式により、ユーザの要求に合ったマイ
コン(以下、カスタムマイコンという)を短期間で開発
できるようになったが、CPUのような複雑な機能ブロ
ックを含むカスタムマイコンでは、設計時の検証(シミ
ュレーション)や、製造時のテストを如何に効率良く、
正確に行うかが課題となっている。
コン(以下、カスタムマイコンという)を短期間で開発
できるようになったが、CPUのような複雑な機能ブロ
ックを含むカスタムマイコンでは、設計時の検証(シミ
ュレーション)や、製造時のテストを如何に効率良く、
正確に行うかが課題となっている。
【0005】従来、このようなカスタムマイコンに内蔵
されている周辺機能ブロックのテストは、CPUの機械
語命令で構成されているテストプログラムを用意して、
CPUにテストプログラムを実行させることによってテ
ストを行っていた。
されている周辺機能ブロックのテストは、CPUの機械
語命令で構成されているテストプログラムを用意して、
CPUにテストプログラムを実行させることによってテ
ストを行っていた。
【0006】以下、図10を参照して、従来のカスタム
マイコンにおける周辺機能ブロックのテスト方法につい
て述べる。
マイコンにおける周辺機能ブロックのテスト方法につい
て述べる。
【0007】図10は、従来のマイコンの一構成例を示
すブロック図である。
すブロック図である。
【0008】このマイコン101は、CPU102と、
周辺機能マクロ103,104及びメモリマクロ105
から成る周辺機能ブロックとを有している。これらはア
ドレスバス106、データバス107、及びバス制御信
号群108でそれぞれ相互に接続されている。
周辺機能マクロ103,104及びメモリマクロ105
から成る周辺機能ブロックとを有している。これらはア
ドレスバス106、データバス107、及びバス制御信
号群108でそれぞれ相互に接続されている。
【0009】CPU102は、クロック端子109から
入力されるクロック信号に同期して動作し、マイコン1
01は、リセット端子112から入力されるリセット信
号で初期化される。また、周辺機能マクロ103,10
4は、それぞれ外部機器とのインターフェースとして外
部端子110,111を有している。
入力されるクロック信号に同期して動作し、マイコン1
01は、リセット端子112から入力されるリセット信
号で初期化される。また、周辺機能マクロ103,10
4は、それぞれ外部機器とのインターフェースとして外
部端子110,111を有している。
【0010】CPU102は、メモリマクロ105に格
納された命令に従い、データバス107を介して周辺機
能マクロ103,104に対する書き込み動作、及び読
込み動作を行うことによって該周辺機能マクロ103,
104の動作を確認する。
納された命令に従い、データバス107を介して周辺機
能マクロ103,104に対する書き込み動作、及び読
込み動作を行うことによって該周辺機能マクロ103,
104の動作を確認する。
【0011】
【発明が解決しようとする課題】以上述べたように、従
来のマイコンでは、CPUに機械語命令で構成されたテ
ストプログラムを実行させることにより、周辺機能ブロ
ックのテストを行っていた。このため、CPUによって
機械語命令が異なる場合、CPU毎にテストプログラム
を作成する必要があった。
来のマイコンでは、CPUに機械語命令で構成されたテ
ストプログラムを実行させることにより、周辺機能ブロ
ックのテストを行っていた。このため、CPUによって
機械語命令が異なる場合、CPU毎にテストプログラム
を作成する必要があった。
【0012】また、CPUの動作が単純な場合は、テス
タ評価のためのテストベクトルを人手で作成することも
できるが、CPUの動作モデルが複雑な場合は、シミュ
レーションを用いて作成する必要がある。このために
は、シミュレーション可能なCPUの動作モデルを準備
しなければならない。この動作モデルは、CPUが単純
な場合は比較的容易に作成可能であるものの、近年のマ
イクロプロセッサではCPUの回路規模も増大し、より
複雑化していることから、正確な動作モデルを作成する
ことは困難になっている。
タ評価のためのテストベクトルを人手で作成することも
できるが、CPUの動作モデルが複雑な場合は、シミュ
レーションを用いて作成する必要がある。このために
は、シミュレーション可能なCPUの動作モデルを準備
しなければならない。この動作モデルは、CPUが単純
な場合は比較的容易に作成可能であるものの、近年のマ
イクロプロセッサではCPUの回路規模も増大し、より
複雑化していることから、正確な動作モデルを作成する
ことは困難になっている。
【0013】さらに、正確な動作モデルが作成できた場
合でも、増大した回路規模からシミュレーション時間が
増大し、シミュレーション効率が低下するという欠点が
あった。
合でも、増大した回路規模からシミュレーション時間が
増大し、シミュレーション効率が低下するという欠点が
あった。
【0014】また、カスタムマイコンでは、シミュレー
ションをユーザが行う必要も出てくる。この場合、ユー
ザにCPUの動作モデルを提供することから、本来機密
にすべきCPUの内部構造をユーザに知られる危険も生
じてくる。
ションをユーザが行う必要も出てくる。この場合、ユー
ザにCPUの動作モデルを提供することから、本来機密
にすべきCPUの内部構造をユーザに知られる危険も生
じてくる。
【0015】一方、マイコンの内蔵メモリのテスト方式
として、周辺機能マクロに接続される外部端子の一部を
内部のデータバス及びアドレスバスに接続する手段を設
け、内蔵メモリ単体を外部から書き込み/読出し可能に
する方式が特開平2−289999号公報に開示されて
いる。
として、周辺機能マクロに接続される外部端子の一部を
内部のデータバス及びアドレスバスに接続する手段を設
け、内蔵メモリ単体を外部から書き込み/読出し可能に
する方式が特開平2−289999号公報に開示されて
いる。
【0016】この方式では、内蔵メモリのテスト中はメ
モリの制御信号が外部端子に接続され、外部から与えら
れるようになっており、メモリ単体のテストはできる
が、CPUとメモリの接続に関するテストは行えない。
従って、本方式を採用した場合でも、CPUとメモリの
接続に関するテストのために、内蔵するCPUの機能を
使用したテストを行う必要があり、先に述べた設計検証
時の動作モデルの問題は解決されない。
モリの制御信号が外部端子に接続され、外部から与えら
れるようになっており、メモリ単体のテストはできる
が、CPUとメモリの接続に関するテストは行えない。
従って、本方式を採用した場合でも、CPUとメモリの
接続に関するテストのために、内蔵するCPUの機能を
使用したテストを行う必要があり、先に述べた設計検証
時の動作モデルの問題は解決されない。
【0017】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、CPUの命令
実行の機能を使用しないで、CPUの一部の回路のみを
使用して外部に接続された周辺機能ブロックのテストを
可能にするCPUを提供することである。また、その他
の目的は、CPUと各種周辺回路やメモリ(周辺機能ブ
ロック)とを内蔵したマイコンにおいて、CPUの命令
実行の機能を使用しないで、CPUの一部の回路のみを
使用して周辺機能ブロックのテストを可能にするマイコ
ンを提供することである。さらに、その他の目的は、内
蔵するCPUの一部の回路のみをモデル化した簡易モデ
ルをユーザに提供するだけで、カスタムマイコンの設計
検証を可能とし、シミュレータを用いてテスタ評価可能
なテストベクトルを容易に作成可能とするマイコンを提
供することである。
するためになされたもので、その目的は、CPUの命令
実行の機能を使用しないで、CPUの一部の回路のみを
使用して外部に接続された周辺機能ブロックのテストを
可能にするCPUを提供することである。また、その他
の目的は、CPUと各種周辺回路やメモリ(周辺機能ブ
ロック)とを内蔵したマイコンにおいて、CPUの命令
実行の機能を使用しないで、CPUの一部の回路のみを
使用して周辺機能ブロックのテストを可能にするマイコ
ンを提供することである。さらに、その他の目的は、内
蔵するCPUの一部の回路のみをモデル化した簡易モデ
ルをユーザに提供するだけで、カスタムマイコンの設計
検証を可能とし、シミュレータを用いてテスタ評価可能
なテストベクトルを容易に作成可能とするマイコンを提
供することである。
【0018】
【課題を解決するための手段】上記目的を達成するため
に、第1の発明のCPUの特徴は、命令の実行を制御す
る命令実行制御回路と、アドレスバス及びデータバスを
介して外部回路と接続され、バスサイクルの実行を外部
回路に知らせるバス制御信号を生成するバス制御回路
と、前記命令実行制御回路及び前記バス制御回路に接続
され、データの演算を行う演算器とを有し、実行すべき
命令を前記外部回路から取り込む命令フェッチバスサイ
クル、演算すべきデータを前記外部回路から取り込むオ
ペランドフェッチバスサイクル、及び前記外部回路へ演
算結果を書き込むオペランドストアバスサイクルを、前
記バスサイクルとして前記命令実行制御回路からのバス
サイクル実行要求に基づいて実行するCPUにおいて、
前記バス制御回路は、外部からのバスサイクル実行要求
を示す外部信号を受信する構成にし、該バス制御回路が
前記外部信号を受信したときには、前記命令実行制御回
路からの前記バスサイクル実行要求に基づく前記バスサ
イクルの実行を停止し、前記外部信号に応じて前記バス
サイクルを実行することにある。
に、第1の発明のCPUの特徴は、命令の実行を制御す
る命令実行制御回路と、アドレスバス及びデータバスを
介して外部回路と接続され、バスサイクルの実行を外部
回路に知らせるバス制御信号を生成するバス制御回路
と、前記命令実行制御回路及び前記バス制御回路に接続
され、データの演算を行う演算器とを有し、実行すべき
命令を前記外部回路から取り込む命令フェッチバスサイ
クル、演算すべきデータを前記外部回路から取り込むオ
ペランドフェッチバスサイクル、及び前記外部回路へ演
算結果を書き込むオペランドストアバスサイクルを、前
記バスサイクルとして前記命令実行制御回路からのバス
サイクル実行要求に基づいて実行するCPUにおいて、
前記バス制御回路は、外部からのバスサイクル実行要求
を示す外部信号を受信する構成にし、該バス制御回路が
前記外部信号を受信したときには、前記命令実行制御回
路からの前記バスサイクル実行要求に基づく前記バスサ
イクルの実行を停止し、前記外部信号に応じて前記バス
サイクルを実行することにある。
【0019】第2の発明のCPUの特徴は、上記第1の
発明において、前記外部信号に応じて実行するバスサイ
クル中は、前記アドレスバス及び前記データバスとの接
続を電気的に遮断する入出力回路を設けたことにある。
発明において、前記外部信号に応じて実行するバスサイ
クル中は、前記アドレスバス及び前記データバスとの接
続を電気的に遮断する入出力回路を設けたことにある。
【0020】第3の発明のマイコンの特徴は、前記第2
の発明のCPUと、データバスによって前記CPUと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される第1の外部端子と、前記データバスと接続
される第2の外部端子とを設け、前記外部信号が前記第
1の外部端子を介して前記CPUに供給されたときに、
前記周辺回路の書き込み動作を行うためのデータを前記
第2の外部端子から入力すると共に、この書き込み動作
を行うためのバス制御信号を前記CPUから出力するこ
とにある。
の発明のCPUと、データバスによって前記CPUと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される第1の外部端子と、前記データバスと接続
される第2の外部端子とを設け、前記外部信号が前記第
1の外部端子を介して前記CPUに供給されたときに、
前記周辺回路の書き込み動作を行うためのデータを前記
第2の外部端子から入力すると共に、この書き込み動作
を行うためのバス制御信号を前記CPUから出力するこ
とにある。
【0021】第4の発明のマイコンの特徴は、前記第2
の発明のCPUと、データバスによって前記CPUと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される第1の外部端子と、前記データバスと接続
される第2の外部端子とを設け、前記外部信号が前記第
1の外部端子を介して前記CPUに供給されたときに、
前記周辺回路の読出し動作を行うためのバス制御信号を
前記CPUから出力し、かつ前記周辺回路から読出した
データを前記第2の外部端子から外部へ出力することに
ある。
の発明のCPUと、データバスによって前記CPUと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される第1の外部端子と、前記データバスと接続
される第2の外部端子とを設け、前記外部信号が前記第
1の外部端子を介して前記CPUに供給されたときに、
前記周辺回路の読出し動作を行うためのバス制御信号を
前記CPUから出力し、かつ前記周辺回路から読出した
データを前記第2の外部端子から外部へ出力することに
ある。
【0022】第5の発明のマイコンの特徴は、前記第2
の発明の中央処理装置と、データバスによって前記中央
処理装置と接続された周辺回路とを有するマイクロコン
ピュータであって、前記周辺回路のテストモードを指示
する外部信号が供給される第1の外部端子と、前記テス
トモードの種別が書き込みテストか読み出しテストかを
指示する外部信号が供給される第2の外部端子と、前記
データバスと接続される第3の外部端子を設け、前記第
1の外部端子に入力される外部信号が前記周辺回路のテ
ストモードをしめす場合、前記第2の外部信号に入力さ
れるテストモードの種別が書き込みテストを示すとき
は、前記周辺回路への書き込みデータを前記第3の端子
に入力すると共に、前記周辺回路への書き込み動作を行
うためのバス制御信号を前記中央処理装置から出力し、
前記データバスに出力されたデータを前記周辺装置に書
き込み、前記第2の外部信号に入力されるテストモード
の種別が読み出しテストを示すときは、前記周辺回路へ
の読み出し動作を行うためのバス制御信号を前記中央処
理装置から出力し、前記周辺回路から読みだしたデータ
を前記第3の外部端子から外部へ出力することである。
の発明の中央処理装置と、データバスによって前記中央
処理装置と接続された周辺回路とを有するマイクロコン
ピュータであって、前記周辺回路のテストモードを指示
する外部信号が供給される第1の外部端子と、前記テス
トモードの種別が書き込みテストか読み出しテストかを
指示する外部信号が供給される第2の外部端子と、前記
データバスと接続される第3の外部端子を設け、前記第
1の外部端子に入力される外部信号が前記周辺回路のテ
ストモードをしめす場合、前記第2の外部信号に入力さ
れるテストモードの種別が書き込みテストを示すとき
は、前記周辺回路への書き込みデータを前記第3の端子
に入力すると共に、前記周辺回路への書き込み動作を行
うためのバス制御信号を前記中央処理装置から出力し、
前記データバスに出力されたデータを前記周辺装置に書
き込み、前記第2の外部信号に入力されるテストモード
の種別が読み出しテストを示すときは、前記周辺回路へ
の読み出し動作を行うためのバス制御信号を前記中央処
理装置から出力し、前記周辺回路から読みだしたデータ
を前記第3の外部端子から外部へ出力することである。
【0023】第6の発明のマイコンの特徴は、前記第2
の発明のCPUと、データバスによって前記CPUと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される外部端子と、前記周辺回路のテストデータ
を生成するデータ生成回路とを設け、前記外部信号が前
記外部端子を介して前記CPUに供給されたときに、前
記周辺回路の書き込み動作を行うためのテストデータを
前記データ生成回路から出力し、かつ該書き込み動作を
行うためのバス制御信号を前記CPUから出力すること
にある。
の発明のCPUと、データバスによって前記CPUと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される外部端子と、前記周辺回路のテストデータ
を生成するデータ生成回路とを設け、前記外部信号が前
記外部端子を介して前記CPUに供給されたときに、前
記周辺回路の書き込み動作を行うためのテストデータを
前記データ生成回路から出力し、かつ該書き込み動作を
行うためのバス制御信号を前記CPUから出力すること
にある。
【0024】第7の発明のマイコンの特徴は、前記第2
の発明のCPUと、データバスによって前記CPUと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される外部端子と、前記データバス上のデータを
圧縮するデータ圧縮回路とを設け、前記外部信号が前記
外部端子を介して前記CPUに供給されたときに、前記
周辺回路の読出し動作を行うためのバス制御信号を前記
CPUから出力し、かつ前記周辺回路から読出したデー
タを前記データ圧縮回路で圧縮することにある。
の発明のCPUと、データバスによって前記CPUと接
続された周辺回路とを有するマイクロコンピュータであ
って、前記周辺回路のテストモードを指示する外部信号
が供給される外部端子と、前記データバス上のデータを
圧縮するデータ圧縮回路とを設け、前記外部信号が前記
外部端子を介して前記CPUに供給されたときに、前記
周辺回路の読出し動作を行うためのバス制御信号を前記
CPUから出力し、かつ前記周辺回路から読出したデー
タを前記データ圧縮回路で圧縮することにある。
【0025】第8の発明の特徴は、前記第2の発明の中
央処理装置と、データバスによって前記中央処理装置と
接続された周辺回路とを有するマイクロコンピュータで
あって、前記周辺回路のテストモードを指示する外部信
号が供給される第1の外部端子と、前記テストモードの
種別が書き込みテストか読み出しテストかを指示する外
部信号が供給される第2の外部端子と、前記周辺回路の
テストデータを生成するデータ生成回路と、前記データ
バス上のデータを圧縮するデータ圧縮回路を設け、前記
第1の外部端子に入力される外部信号が前記周辺回路の
テストモードを示す場合、前記第2の外部信号に入力さ
れるテストモードの種別が書き込みテストを示すとき
は、前記周辺回路への書き込みデータを前記データ生成
回路からデータバスへ出力すると共に、前記周辺回路へ
の書き込み動作を行うためのバス制御信号を前記中央処
理装置から出力して、前記データバスに出力されたデー
タを前記周辺装置に書き込み、前記第2の外部信号に入
力されるテストモードの種別が読み出しテストを示すと
きは、前記周辺回路への読み出し動作を行うためのバス
制御信号を前記中央処理装置から出力して、前記周辺回
路から読み出したデータを前記データ圧縮回路で圧縮す
ることである。
央処理装置と、データバスによって前記中央処理装置と
接続された周辺回路とを有するマイクロコンピュータで
あって、前記周辺回路のテストモードを指示する外部信
号が供給される第1の外部端子と、前記テストモードの
種別が書き込みテストか読み出しテストかを指示する外
部信号が供給される第2の外部端子と、前記周辺回路の
テストデータを生成するデータ生成回路と、前記データ
バス上のデータを圧縮するデータ圧縮回路を設け、前記
第1の外部端子に入力される外部信号が前記周辺回路の
テストモードを示す場合、前記第2の外部信号に入力さ
れるテストモードの種別が書き込みテストを示すとき
は、前記周辺回路への書き込みデータを前記データ生成
回路からデータバスへ出力すると共に、前記周辺回路へ
の書き込み動作を行うためのバス制御信号を前記中央処
理装置から出力して、前記データバスに出力されたデー
タを前記周辺装置に書き込み、前記第2の外部信号に入
力されるテストモードの種別が読み出しテストを示すと
きは、前記周辺回路への読み出し動作を行うためのバス
制御信号を前記中央処理装置から出力して、前記周辺回
路から読み出したデータを前記データ圧縮回路で圧縮す
ることである。
【0026】
【作用】上述の如き構成の第1の発明のCPUによれ
ば、バス制御回路が外部信号を受信したときには、命令
実行制御回路からのバスサイクル実行要求に基づくバス
サイクルの実行を停止し、外部信号に応じてバスサイク
ルを実行するので、例えばこのCPUを内蔵したマイコ
ンの周辺回路のテストモード時では、CPUの機能とし
てバス制御回路の機能のみを使用することができる。
ば、バス制御回路が外部信号を受信したときには、命令
実行制御回路からのバスサイクル実行要求に基づくバス
サイクルの実行を停止し、外部信号に応じてバスサイク
ルを実行するので、例えばこのCPUを内蔵したマイコ
ンの周辺回路のテストモード時では、CPUの機能とし
てバス制御回路の機能のみを使用することができる。
【0027】第2の発明のCPUによれば、第1の発明
において、外部信号に応じて実行するバスサイクル中
は、入出力回路がアドレスバス及びデータバスとの接続
を電気的に遮断するので、バス制御回路のみの制御によ
り、周辺回路のテストモードにおけるCPUからのアド
レスバスへのアドレス出力、及びデータバスへのデータ
出力を確実に停止することができる。
において、外部信号に応じて実行するバスサイクル中
は、入出力回路がアドレスバス及びデータバスとの接続
を電気的に遮断するので、バス制御回路のみの制御によ
り、周辺回路のテストモードにおけるCPUからのアド
レスバスへのアドレス出力、及びデータバスへのデータ
出力を確実に停止することができる。
【0028】第3の発明のマイコンによれば、外部信号
が第1の外部端子を介して前記第2の発明のCPUに供
給されたときに、周辺回路の書き込み動作を行うための
データを第2の外部端子から入力すると共に、この書き
込み動作を行うためのバス制御信号を前記CPUから出
力するようにしたので、周辺回路の書込み動作のテスト
を行うに際し、CPUの命令実行機能を使用しないでも
済む。
が第1の外部端子を介して前記第2の発明のCPUに供
給されたときに、周辺回路の書き込み動作を行うための
データを第2の外部端子から入力すると共に、この書き
込み動作を行うためのバス制御信号を前記CPUから出
力するようにしたので、周辺回路の書込み動作のテスト
を行うに際し、CPUの命令実行機能を使用しないでも
済む。
【0029】第4の発明のマイコンによれば、外部信号
が第1の外部端子を介して第2の発明のCPUに供給さ
れたときに、周辺回路の読出し動作を行うためのバス制
御信号を前記CPUから出力し、かつ前記周辺回路から
読出したデータを第2の外部端子から外部へ出力するよ
うにしたので、周辺回路の読出し動作のテストを行うに
際し、CPUの命令実行機能を使用しないでも済む。
が第1の外部端子を介して第2の発明のCPUに供給さ
れたときに、周辺回路の読出し動作を行うためのバス制
御信号を前記CPUから出力し、かつ前記周辺回路から
読出したデータを第2の外部端子から外部へ出力するよ
うにしたので、周辺回路の読出し動作のテストを行うに
際し、CPUの命令実行機能を使用しないでも済む。
【0030】第5の発明のマイコンによれば、外部信号
が外部端子を介して第2の発明のCPUに供給されたと
きに、周辺回路の書き込み動作を行うためのテストデー
タをデータ生成回路から出力し、かつ該書き込み動作を
行うためのバス制御信号を前記CPUから出力するよう
にしたので、周辺回路の書込み動作のテストを行うに際
し、CPUの命令実行機能を使用しないでも済むと共
に、周辺回路の書き込み動作を行うためのデータ等を外
部から印加する必要もなくなる。
が外部端子を介して第2の発明のCPUに供給されたと
きに、周辺回路の書き込み動作を行うためのテストデー
タをデータ生成回路から出力し、かつ該書き込み動作を
行うためのバス制御信号を前記CPUから出力するよう
にしたので、周辺回路の書込み動作のテストを行うに際
し、CPUの命令実行機能を使用しないでも済むと共
に、周辺回路の書き込み動作を行うためのデータ等を外
部から印加する必要もなくなる。
【0031】第6の発明のマイコンによれば、外部信号
が外部端子を介して第2の発明のCPUに供給されたと
きに、周辺回路の読出し動作を行うためのバス制御信号
を前記CPUから出力し、かつ前記周辺回路から読出し
たデータを前記データ圧縮回路で圧縮するようにしたの
で、周辺回路の読出し動作のテストを行うに際し、CP
Uの命令実行機能を使用しないでも済むと共に、読出し
データを外部に出力せずにテストすることも可能とな
る。
が外部端子を介して第2の発明のCPUに供給されたと
きに、周辺回路の読出し動作を行うためのバス制御信号
を前記CPUから出力し、かつ前記周辺回路から読出し
たデータを前記データ圧縮回路で圧縮するようにしたの
で、周辺回路の読出し動作のテストを行うに際し、CP
Uの命令実行機能を使用しないでも済むと共に、読出し
データを外部に出力せずにテストすることも可能とな
る。
【0032】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1は、本発明の第1実施例に係るマイコンの概
略構成を示すブロック図である。
する。図1は、本発明の第1実施例に係るマイコンの概
略構成を示すブロック図である。
【0033】このマイコン1は、CPU2、複数の周辺
機能マクロ3,4、及びメモリマクロ5を備え、これら
はアドレスバス6、データバス7及びバス制御信号群8
によって相互に接続されている。周辺機能マクロ3,4
としては、シリアルI/Oやパラレルポート、タイマ等
が相当し、メモリマクロ5としては、プログラムや定数
データを記憶するROMや、変数データやダウンロード
されたプログラムを格納するRAMが相当する。なお、
以下、複数の周辺機能マクロ3,4とメモリマクロ5の
総称を周辺マクロという。
機能マクロ3,4、及びメモリマクロ5を備え、これら
はアドレスバス6、データバス7及びバス制御信号群8
によって相互に接続されている。周辺機能マクロ3,4
としては、シリアルI/Oやパラレルポート、タイマ等
が相当し、メモリマクロ5としては、プログラムや定数
データを記憶するROMや、変数データやダウンロード
されたプログラムを格納するRAMが相当する。なお、
以下、複数の周辺機能マクロ3,4とメモリマクロ5の
総称を周辺マクロという。
【0034】バス制御信号群8は、RD信号、WR信号
及びその他の制御信号で構成され、RD信号は、CPU
2が周辺マクロからデータを入力するリードバスサイク
ルでアサートされるストローブ信号であり、WR信号
は、CPU2が周辺マクロにデータを出力するライトバ
スサイクルでアサートされるストローブ信号である。
及びその他の制御信号で構成され、RD信号は、CPU
2が周辺マクロからデータを入力するリードバスサイク
ルでアサートされるストローブ信号であり、WR信号
は、CPU2が周辺マクロにデータを出力するライトバ
スサイクルでアサートされるストローブ信号である。
【0035】さらに、マイコン1には、クロック信号入
力用のクロック端子9、及び外部信号入力用の外部端子
10,11,12が設けられている。ここで、外部端子
10に供給される外部信号は、周辺マクロのテストモー
ドを指示する信号であり、入力端子11に供給される外
部信号は、該テストモードにおいて、周辺マクロに対す
るCPU2外からのバスサイクル要求を示す信号であ
る。そして、入力端子12に“H”レベルの外部信号が
入力されるときにはリードサイクルを、“L”レベルの
外部信号が入力されるときはライトサイクルをそれぞれ
要求するものである。
力用のクロック端子9、及び外部信号入力用の外部端子
10,11,12が設けられている。ここで、外部端子
10に供給される外部信号は、周辺マクロのテストモー
ドを指示する信号であり、入力端子11に供給される外
部信号は、該テストモードにおいて、周辺マクロに対す
るCPU2外からのバスサイクル要求を示す信号であ
る。そして、入力端子12に“H”レベルの外部信号が
入力されるときにはリードサイクルを、“L”レベルの
外部信号が入力されるときはライトサイクルをそれぞれ
要求するものである。
【0036】CPU2は、クロック端子9から入力され
るクロックCLKに同期して動作すると共に、外部端子
10,11,12からの外部信号を取り込んで、周辺マ
クロテストモード時の動作を行う。すなわち、外部端子
10に入力される外部信号が“L”レベルになると、C
PU2は内部要求に応答するバスサイクルの実行を停止
する。さらに、外部端子11に入力される外部信号が
“L”レベルになると、CPU2は、外部からのバスサ
イクル要求を認識して、外部端子12が“H”レベルの
時はリードバスサイクルを、外部端子12が“L”レベ
ルの時はライトバスサイクルを実行する。
るクロックCLKに同期して動作すると共に、外部端子
10,11,12からの外部信号を取り込んで、周辺マ
クロテストモード時の動作を行う。すなわち、外部端子
10に入力される外部信号が“L”レベルになると、C
PU2は内部要求に応答するバスサイクルの実行を停止
する。さらに、外部端子11に入力される外部信号が
“L”レベルになると、CPU2は、外部からのバスサ
イクル要求を認識して、外部端子12が“H”レベルの
時はリードバスサイクルを、外部端子12が“L”レベ
ルの時はライトバスサイクルを実行する。
【0037】但し、CPU2外部の要求によるバスサイ
クル時では、CPU2は、RD信号やWR信号などのバ
ス制御信号をCPU2内部の要求によるバスサイクル時
と同様に出力するが、アドレスバス6へのアドレス出
力、及びデータバス7へのデータ出力を停止する。
クル時では、CPU2は、RD信号やWR信号などのバ
ス制御信号をCPU2内部の要求によるバスサイクル時
と同様に出力するが、アドレスバス6へのアドレス出
力、及びデータバス7へのデータ出力を停止する。
【0038】また、前記周辺機能マクロ3,4は、外部
機器とのインターフェースとして外部端子群13,14
をそれぞれ有している。さらに加えて、アドレスバス6
及びデータバス7が、入出力ドライバ15を経由して外
部端子群16,17にそれぞれ接続されている。
機器とのインターフェースとして外部端子群13,14
をそれぞれ有している。さらに加えて、アドレスバス6
及びデータバス7が、入出力ドライバ15を経由して外
部端子群16,17にそれぞれ接続されている。
【0039】入出力ドライバ15は、外部端子10とR
D信号(バス制御信号群8)とに接続され、外部端子1
0に入力される外部信号が“L”レベルの時に外部端子
群16をアドレスバス6に、該外部信号が“L”レベル
且つRD信号が“L”レベルの時にデータバス7を外部
端子群17に、該外部信号が“L”レベル且つRD信号
が“H”レベルの時は外部端子群17をデータバス7に
それぞれ接続する。
D信号(バス制御信号群8)とに接続され、外部端子1
0に入力される外部信号が“L”レベルの時に外部端子
群16をアドレスバス6に、該外部信号が“L”レベル
且つRD信号が“L”レベルの時にデータバス7を外部
端子群17に、該外部信号が“L”レベル且つRD信号
が“H”レベルの時は外部端子群17をデータバス7に
それぞれ接続する。
【0040】なお、このマイコン1は、リセット端子1
8に入力されるリセット信号により初期化される。
8に入力されるリセット信号により初期化される。
【0041】図2は、図1に示したCPU2の内部構成
を示すブロック図である。
を示すブロック図である。
【0042】このCPU2は、命令の実行を制御する命
令実行制御回路2aと、アドレスバス6及びデータバス
7を介して周辺機能マクロ3,4及びメモリマクロ5と
接続され、これら周辺マクロにバスサイクルの実行を知
らせるバス制御信号を生成するバス制御回路2bと、前
記命令実行制御回路2a及び前記バス制御回路2bに接
続され、データの演算を行う演算器2cとを備えてい
る。
令実行制御回路2aと、アドレスバス6及びデータバス
7を介して周辺機能マクロ3,4及びメモリマクロ5と
接続され、これら周辺マクロにバスサイクルの実行を知
らせるバス制御信号を生成するバス制御回路2bと、前
記命令実行制御回路2a及び前記バス制御回路2bに接
続され、データの演算を行う演算器2cとを備えてい
る。
【0043】命令実行制御回路2aは、命令フェッチバ
スサイクル、オペランドフェッチバスサイクル及びオペ
ランドストアバスサイクルの実行が必要になると、IF
−REQ信号、OF−REQ信号、及びOS−REQ信
号をアクティブにして、バスサイクルの実行をバス制御
回路2bに要求する。バス制御回路2bは、バスサイク
ルの実行要求を受け付けると、IF−ACK信号、OF
−ACK信号、及びOS−ACK信号をアクティブにし
て、要求されたバスサイクルを実行する。
スサイクル、オペランドフェッチバスサイクル及びオペ
ランドストアバスサイクルの実行が必要になると、IF
−REQ信号、OF−REQ信号、及びOS−REQ信
号をアクティブにして、バスサイクルの実行をバス制御
回路2bに要求する。バス制御回路2bは、バスサイク
ルの実行要求を受け付けると、IF−ACK信号、OF
−ACK信号、及びOS−ACK信号をアクティブにし
て、要求されたバスサイクルを実行する。
【0044】ここで、命令フェッチバスサイクルでは、
CPU2はアドレスバス6に命令アドレスを出力すると
共にRD信号を“L”レベルにし、メモリマクロ5がデ
ータバス7に出力する命令コードをCPU2内部に取り
込む。オペランドフェッチバスサイクルでは、CPU2
はアドレスバス6にオペランドアドレスを出力して、R
D信号を“L”レベルにして、周辺機能マクロ3,4も
しくはメモリマクロ5がデータバス7に出力するオペラ
ンドデータをCPU2内部に取り込む。また、オペラン
ドストアバスサイクルでは、CPU2はアドレスバス6
にオペランドアドレスを、データバス7にはオペランド
データをそれぞれ出力し、WR信号を“L”レベルにし
て、データバス7のデータを周辺機能マクロ3,4もし
くはメモリマクロ5に書き込む。
CPU2はアドレスバス6に命令アドレスを出力すると
共にRD信号を“L”レベルにし、メモリマクロ5がデ
ータバス7に出力する命令コードをCPU2内部に取り
込む。オペランドフェッチバスサイクルでは、CPU2
はアドレスバス6にオペランドアドレスを出力して、R
D信号を“L”レベルにして、周辺機能マクロ3,4も
しくはメモリマクロ5がデータバス7に出力するオペラ
ンドデータをCPU2内部に取り込む。また、オペラン
ドストアバスサイクルでは、CPU2はアドレスバス6
にオペランドアドレスを、データバス7にはオペランド
データをそれぞれ出力し、WR信号を“L”レベルにし
て、データバス7のデータを周辺機能マクロ3,4もし
くはメモリマクロ5に書き込む。
【0045】次に、本実施例における動作および周辺マ
クロのテスト方法を図3のタイミングチャートを用いて
説明する。
クロのテスト方法を図3のタイミングチャートを用いて
説明する。
【0046】まず、リセット端子18は図3の時刻t1
で“L”レベルがアサートされており、このときマイコ
ン1はリセット状態である。時刻t2でリセット端子は
“H”レベルにネゲートされており、マイコン1のリセ
ット状態は解除される。また、時刻t2で外部端子10
は“L”レベルであり、マイコン1は周辺マクロテスト
モードになり、CPU2の内部要求によるバスサイクル
は禁止される。
で“L”レベルがアサートされており、このときマイコ
ン1はリセット状態である。時刻t2でリセット端子は
“H”レベルにネゲートされており、マイコン1のリセ
ット状態は解除される。また、時刻t2で外部端子10
は“L”レベルであり、マイコン1は周辺マクロテスト
モードになり、CPU2の内部要求によるバスサイクル
は禁止される。
【0047】時刻t21で、外部端子12を“L”レベ
ルの状態として、外部端子11に“L”レベルをアサー
トすると、CPU2は、時刻t3で、外部からのライト
バスサイクル要求を認識して、期間T1で、WR信号に
“L”レベルをアサートして、周辺マクロの書き込み動
作を行う。このとき、アドレスバス6には、外部端子群
16に印加された周辺マクロのアドレスが、データバス
7には、外部端子群17に印加された書き込みデータが
出力され、CPU2は、アドレスバスへのアドレス出
力、データバスへのデータ出力を行わない。
ルの状態として、外部端子11に“L”レベルをアサー
トすると、CPU2は、時刻t3で、外部からのライト
バスサイクル要求を認識して、期間T1で、WR信号に
“L”レベルをアサートして、周辺マクロの書き込み動
作を行う。このとき、アドレスバス6には、外部端子群
16に印加された周辺マクロのアドレスが、データバス
7には、外部端子群17に印加された書き込みデータが
出力され、CPU2は、アドレスバスへのアドレス出
力、データバスへのデータ出力を行わない。
【0048】アドレスバスで指定された周辺マクロは、
WR信号の立ち上がりで、データバス上の書き込みデー
タを、アドレスバスのアドレスで指定された内部レジス
タに書き込む。
WR信号の立ち上がりで、データバス上の書き込みデー
タを、アドレスバスのアドレスで指定された内部レジス
タに書き込む。
【0049】さらに、時刻t31で、外部端子12を
“L”レベルのまま、外部端子11に“L”レベルをア
サートすると、CPU2は、時刻t4で、外部からのラ
イトバスサイクル要求を認識して、期間T2で、WR信
号に“L”レベルをアサートして、周辺マクロの書き込
み動作を行う。
“L”レベルのまま、外部端子11に“L”レベルをア
サートすると、CPU2は、時刻t4で、外部からのラ
イトバスサイクル要求を認識して、期間T2で、WR信
号に“L”レベルをアサートして、周辺マクロの書き込
み動作を行う。
【0050】このような動作から、周辺マクロの書き込
み動作の確認(テスト)を行う。
み動作の確認(テスト)を行う。
【0051】時刻t41で、外部端子12を“H”レベ
ルの状態として、外部端子11に“L”レベルをアサー
トすると、CPU2は、時刻t5で、外部からのリード
バスサイクル要求を認識して、期間T3で、RD信号に
“L”レベルをアサートして、周辺マクロの読み出し動
作を行う。このとき、アドレスバス6には、外部端子群
16に印加された周辺マクロのアドレスが出力され、C
PU2は、アドレスバスへのアドレス出力を行わない。
ルの状態として、外部端子11に“L”レベルをアサー
トすると、CPU2は、時刻t5で、外部からのリード
バスサイクル要求を認識して、期間T3で、RD信号に
“L”レベルをアサートして、周辺マクロの読み出し動
作を行う。このとき、アドレスバス6には、外部端子群
16に印加された周辺マクロのアドレスが出力され、C
PU2は、アドレスバスへのアドレス出力を行わない。
【0052】アドレスバスで指定された周辺マクロは、
RD信号の立ち下がりで、アドレスバスのアドレスで指
定された内部レジスタの内容をデータバスに出力する。
データバスに出力された周辺マクロの出力データは、外
部端子群17から外部に出力される。
RD信号の立ち下がりで、アドレスバスのアドレスで指
定された内部レジスタの内容をデータバスに出力する。
データバスに出力された周辺マクロの出力データは、外
部端子群17から外部に出力される。
【0053】さらに、時刻t51で、外部端子12を
“H”レベルのまま、外部端子11に“L”レベルをア
サートすると、CPU2は、時刻t6で、外部からのリ
ードバスサイクル要求を認識して、期間T4で、RD信
号に“L”レベルをアサートして、周辺マクロの読み出
し動作を行う。
“H”レベルのまま、外部端子11に“L”レベルをア
サートすると、CPU2は、時刻t6で、外部からのリ
ードバスサイクル要求を認識して、期間T4で、RD信
号に“L”レベルをアサートして、周辺マクロの読み出
し動作を行う。
【0054】このような動作から、周辺マクロの読み出
し動作の確認(テスト)を行う。
し動作の確認(テスト)を行う。
【0055】以上のように本実施例によれば、CPU2
の命令実行機能を使用することなく周辺マクロのテスト
を行うので、CPU2の機械語命令で構成されたテスト
プログラムが不要となる。さらに、本テスト方法では、
テストプログラムをフェッチする命令フェッチバスサイ
クルが必要でなくなることから、テストベクトルが短く
なる効果があり、製造時のテスト時間を短縮し、テスト
コストを削減することができる。
の命令実行機能を使用することなく周辺マクロのテスト
を行うので、CPU2の機械語命令で構成されたテスト
プログラムが不要となる。さらに、本テスト方法では、
テストプログラムをフェッチする命令フェッチバスサイ
クルが必要でなくなることから、テストベクトルが短く
なる効果があり、製造時のテスト時間を短縮し、テスト
コストを削減することができる。
【0056】また、周辺マクロテストモード時には、C
PUの機能としてバス制御回路の機能のみを使用するの
で、カスタムマイコン設計時のシミュレーション用の動
作モデルとしては、CPUのバス制御回路のみをモデル
化すればよく、CPU全体の動作モデルを使用してシミ
ュレーションを行う場合に比べ、シミュレーション時間
を短縮する効果がある。従って、カスタムマイコンの開
発期間の短縮と検証精度の向上に寄与する。加えて、ユ
ーザにCPU全体の動作モデルを提供する必要がなくな
り、本来機密にすべきCPUの内部構造をユーザに知ら
れる危険も生じなくなる。
PUの機能としてバス制御回路の機能のみを使用するの
で、カスタムマイコン設計時のシミュレーション用の動
作モデルとしては、CPUのバス制御回路のみをモデル
化すればよく、CPU全体の動作モデルを使用してシミ
ュレーションを行う場合に比べ、シミュレーション時間
を短縮する効果がある。従って、カスタムマイコンの開
発期間の短縮と検証精度の向上に寄与する。加えて、ユ
ーザにCPU全体の動作モデルを提供する必要がなくな
り、本来機密にすべきCPUの内部構造をユーザに知ら
れる危険も生じなくなる。
【0057】図4は、上記第1実施例の変形例に係るマ
イコンの構成を示すブロック図である。
イコンの構成を示すブロック図である。
【0058】本変形例では、外部端子群16,17を外
部端子群13,14と共用できるように構成したもので
ある。すなわち、本変形例のマイコン1Aは、上記第1
実施例のマイコン1において、外部端子群13,14を
除去すると共に、入出力ドライバ15に代えて各外部端
子群16,17にそれぞれセレクタ・入出力ドライバ1
5a,15bを接続する。そして、外部端子10に入力
される外部信号をセレクト信号として、セレクタ・入出
力ドライバ15aは、アドレスバス6または周辺機能マ
クロ4と外部端子群16との接続の切り換えを行い、セ
レクタ・入出力ドライバ15bは、データバス7または
周辺機能マクロ3と外部端子群17との接続の切り換え
を行う。
部端子群13,14と共用できるように構成したもので
ある。すなわち、本変形例のマイコン1Aは、上記第1
実施例のマイコン1において、外部端子群13,14を
除去すると共に、入出力ドライバ15に代えて各外部端
子群16,17にそれぞれセレクタ・入出力ドライバ1
5a,15bを接続する。そして、外部端子10に入力
される外部信号をセレクト信号として、セレクタ・入出
力ドライバ15aは、アドレスバス6または周辺機能マ
クロ4と外部端子群16との接続の切り換えを行い、セ
レクタ・入出力ドライバ15bは、データバス7または
周辺機能マクロ3と外部端子群17との接続の切り換え
を行う。
【0059】このように構成することにより、外部端子
群13,14を削除することができる上、第1実施例と
同様の効果を得ることができる。
群13,14を削除することができる上、第1実施例と
同様の効果を得ることができる。
【0060】図5は、上記第1実施例の他の変形例を示
すCPUの内部構成図である。
すCPUの内部構成図である。
【0061】このCPU2−1は、上記第1実施例のC
PU2において、命令実行制御回路2a、バス制御回路
2b及び演算器2cのほかに、バス制御回路2bからの
入出力制御信号S1により制御される入出力回路2dを
設けたものである。
PU2において、命令実行制御回路2a、バス制御回路
2b及び演算器2cのほかに、バス制御回路2bからの
入出力制御信号S1により制御される入出力回路2dを
設けたものである。
【0062】この入出力回路2dは、命令実行制御回路
2aからのバスサイクル実行要求に基づくバスサイクル
の実行中には、アドレスバス6及び7と演算器2cとを
電気的に接続し、また、周辺マクロテストモード時、つ
まり、外部からのバスサイクル実行要求に基づくバスサ
イクル実行中には、アドレスバス6及びデータバス7と
演算器2cとの接続を遮断する機能を有する。
2aからのバスサイクル実行要求に基づくバスサイクル
の実行中には、アドレスバス6及び7と演算器2cとを
電気的に接続し、また、周辺マクロテストモード時、つ
まり、外部からのバスサイクル実行要求に基づくバスサ
イクル実行中には、アドレスバス6及びデータバス7と
演算器2cとの接続を遮断する機能を有する。
【0063】本変形例によれば、バス制御回路2bのみ
の制御により、周辺マクロテストモードにおけるCPU
からのアドレスバス6へのアドレス出力、及びデータバ
ス7へのデータ出力を確実に停止することができる。
の制御により、周辺マクロテストモードにおけるCPU
からのアドレスバス6へのアドレス出力、及びデータバ
ス7へのデータ出力を確実に停止することができる。
【0064】図6は、本発明の第2実施例に係るマイコ
ンの概略構成を示すブロック図である。
ンの概略構成を示すブロック図である。
【0065】本実施例は、マイコンの外部からアドレス
及びテストデータを供給しないでも済むように構成し、
且つ読出しデータを外部へ出力せずにテストを行えるよ
うにしたものである。
及びテストデータを供給しないでも済むように構成し、
且つ読出しデータを外部へ出力せずにテストを行えるよ
うにしたものである。
【0066】すなわち、本実施例のマイコン1Bが図1
に示す上記第1実施例と異なる点は、図1に示す入出力
ドライバ15及び外部端子群16,17を削除し、周辺
マクロのテストデータを生成するデータ生成回路21
と、周辺マクロから読出したデータを圧縮してテスト結
果を出力するデータ圧縮回路22と、該データ圧縮回路
22からのテスト結果を外部へ出力する外部端子23と
を設けた点である。
に示す上記第1実施例と異なる点は、図1に示す入出力
ドライバ15及び外部端子群16,17を削除し、周辺
マクロのテストデータを生成するデータ生成回路21
と、周辺マクロから読出したデータを圧縮してテスト結
果を出力するデータ圧縮回路22と、該データ圧縮回路
22からのテスト結果を外部へ出力する外部端子23と
を設けた点である。
【0067】前記データ生成回路21の内部構成を図7
に示す。
に示す。
【0068】図7において、このデータ生成回路21
は、各々2組のカウンタレジスタ21a,21b、RO
M21c,21d及びバスドライバ21e,21fと、
論理ゲート21g,21hとで構成されている。
は、各々2組のカウンタレジスタ21a,21b、RO
M21c,21d及びバスドライバ21e,21fと、
論理ゲート21g,21hとで構成されている。
【0069】カウンタレジスタ21aは、ROM21c
のアドレスを指定するもので、リセット端子18が
“L”レベルになると“0”に初期化され、外部端子1
1に印加される外部信号の立上りエッジでカウントアッ
プする。カウンタレジスタ21bは、ROM21dのア
ドレスを指定するもので、リセット端子18が“L”レ
ベルになると“0”に初期化され、外部端子12が
“L”レベルの時に外部端子11に印加される外部信号
の立上りエッジでカウントアップする。
のアドレスを指定するもので、リセット端子18が
“L”レベルになると“0”に初期化され、外部端子1
1に印加される外部信号の立上りエッジでカウントアッ
プする。カウンタレジスタ21bは、ROM21dのア
ドレスを指定するもので、リセット端子18が“L”レ
ベルになると“0”に初期化され、外部端子12が
“L”レベルの時に外部端子11に印加される外部信号
の立上りエッジでカウントアップする。
【0070】ROM21cは、書込みアドレス及び読出
しアドレスが格納されており、カウンタ21aで指定さ
れたアドレスのデータをバスドライバ21eへ出力す
る。ROM21dは、書き込みデータか格納されてお
り、カウンタ21bで指定されたアドレスのデータをバ
スドライバ21fへ出力する。さらに、バスドライバ2
1eは外部端子10が“L”レベルの時にROM21c
が出力するデータをアドレスバス6へ出力し、バスドラ
イバ21fは外部端子10が“L”レベル且つ外部端子
12をクロックでラッチした信号12aが“L”レベル
の時にROM21dが出力するデータをデータバス7へ
出力する。
しアドレスが格納されており、カウンタ21aで指定さ
れたアドレスのデータをバスドライバ21eへ出力す
る。ROM21dは、書き込みデータか格納されてお
り、カウンタ21bで指定されたアドレスのデータをバ
スドライバ21fへ出力する。さらに、バスドライバ2
1eは外部端子10が“L”レベルの時にROM21c
が出力するデータをアドレスバス6へ出力し、バスドラ
イバ21fは外部端子10が“L”レベル且つ外部端子
12をクロックでラッチした信号12aが“L”レベル
の時にROM21dが出力するデータをデータバス7へ
出力する。
【0071】前記データ圧縮回路22の内部構成を図8
に示す。
に示す。
【0072】このデータ圧縮回路22は、リニアフィー
ドバックシフトレジスタ(LFSR)22aと比較器2
2bとを備えている。LFSR22aは、リセット端子
18が“L”レベルになると初期化され、RD信号の立
上りエッジで、データバス7のデータとLFSR22b
にラッチされたデータとをパラレル圧縮した後ラッチす
る。比較22bは、予め読出しデータをパラレル圧縮し
て設定された期待値22cとLFSR22aが出力する
データとを比較し、それが一致した場合に外部端子23
に“L”レベルを出力する。
ドバックシフトレジスタ(LFSR)22aと比較器2
2bとを備えている。LFSR22aは、リセット端子
18が“L”レベルになると初期化され、RD信号の立
上りエッジで、データバス7のデータとLFSR22b
にラッチされたデータとをパラレル圧縮した後ラッチす
る。比較22bは、予め読出しデータをパラレル圧縮し
て設定された期待値22cとLFSR22aが出力する
データとを比較し、それが一致した場合に外部端子23
に“L”レベルを出力する。
【0073】次に、本実施例における動作及び周辺マク
ロのテスト方法を図9のタイムチャートを参照しつつ説
明する。
ロのテスト方法を図9のタイムチャートを参照しつつ説
明する。
【0074】なお、本実施例において、クロック端子9
のクロック信号、外部端子18のリセット信号、外部端
子10,11,12の各外部信号、WR信号、及びRD
信号は、上記第1実施例と同一タイミングの信号であ
り、共通する要素には同一の符号を付して詳細な説明を
省略する。
のクロック信号、外部端子18のリセット信号、外部端
子10,11,12の各外部信号、WR信号、及びRD
信号は、上記第1実施例と同一タイミングの信号であ
り、共通する要素には同一の符号を付して詳細な説明を
省略する。
【0075】すなわち、時刻t2でマイコンはリセット
状態が解除され、周辺マクロテストモードになる。
状態が解除され、周辺マクロテストモードになる。
【0076】時刻t21で、外部端子12を“L”レベ
ルの状態として、外部端子11に“L”レベルをアサー
トすると、CPU2は、時刻t3で、外部からのライト
バスサイクル要求を認識して、期間T1で、WR信号に
“L”レベルをアサートして、周辺マクロの書き込み動
作を行う。
ルの状態として、外部端子11に“L”レベルをアサー
トすると、CPU2は、時刻t3で、外部からのライト
バスサイクル要求を認識して、期間T1で、WR信号に
“L”レベルをアサートして、周辺マクロの書き込み動
作を行う。
【0077】時刻32の外部端子11の立ち上がりで、
データ生成回路21のカウンタ21a,21bはカウン
トアップし、期間T1で、アドレスバス6にROM21
cが出力するデータが、データバス7にROM21dが
出力するデータが出力され、CPU2は、アドレスバス
へのアドレス出力、データバスへのデータ出力を行わな
い。
データ生成回路21のカウンタ21a,21bはカウン
トアップし、期間T1で、アドレスバス6にROM21
cが出力するデータが、データバス7にROM21dが
出力するデータが出力され、CPU2は、アドレスバス
へのアドレス出力、データバスへのデータ出力を行わな
い。
【0078】アドレスバスで指定された周辺マクロは、
WR信号の立ち上がりで、データバス上の書き込みデー
タを、アドレスバスのアドレスで指定された内部レジス
タに書き込む。
WR信号の立ち上がりで、データバス上の書き込みデー
タを、アドレスバスのアドレスで指定された内部レジス
タに書き込む。
【0079】さらに、時刻t31で、外部端子12を
“L”レベルのまま、外部端子11に“L”レベルをア
サートすると、CPU2は、時刻t4で、外部からのラ
イトバスサイクル要求を認識して、期間T2で、WR信
号に“L”レベルをアサートして、周辺マクロの書き込
み動作を行う。また、データ生成回路21のカウンタ2
1a,21bは、時刻42の外部端子11の立ち上がり
でカウントアップし、期間T2で、アドレスバス6にR
OM21cが出力するデータが、データバス7にROM
21dが出力するデータが出力され、アドレスバスで指
定された周辺マクロは、WR信号の立ち上がりで、デー
タバス上の書き込みデータを、アドレスバスのアドレス
で指定された内部レジスタに書き込む。
“L”レベルのまま、外部端子11に“L”レベルをア
サートすると、CPU2は、時刻t4で、外部からのラ
イトバスサイクル要求を認識して、期間T2で、WR信
号に“L”レベルをアサートして、周辺マクロの書き込
み動作を行う。また、データ生成回路21のカウンタ2
1a,21bは、時刻42の外部端子11の立ち上がり
でカウントアップし、期間T2で、アドレスバス6にR
OM21cが出力するデータが、データバス7にROM
21dが出力するデータが出力され、アドレスバスで指
定された周辺マクロは、WR信号の立ち上がりで、デー
タバス上の書き込みデータを、アドレスバスのアドレス
で指定された内部レジスタに書き込む。
【0080】時刻t41で、外部端子12を“H”レベ
ルの状態として、外部端子11に“L”レベルをアサー
トすると、CPU2は、時刻t5で、外部からのリード
バスサイクル要求を認識して、期間T3で、RD信号に
“L”レベルをアサートして、周辺マクロの読み出し動
作を行う。
ルの状態として、外部端子11に“L”レベルをアサー
トすると、CPU2は、時刻t5で、外部からのリード
バスサイクル要求を認識して、期間T3で、RD信号に
“L”レベルをアサートして、周辺マクロの読み出し動
作を行う。
【0081】時刻t52の外部端子11の立ち上がり
で、データ生成回路21のカウンタ21aはカウントア
ップする。ただし、カウンタ21bのカウントアップは
行わない。期間T3で、アドレスバス6にROM21c
が出力するデータが出力され、CPU2は、アドレスバ
スへのアドレス出力を行わない。
で、データ生成回路21のカウンタ21aはカウントア
ップする。ただし、カウンタ21bのカウントアップは
行わない。期間T3で、アドレスバス6にROM21c
が出力するデータが出力され、CPU2は、アドレスバ
スへのアドレス出力を行わない。
【0082】アドレスバスで指定された周辺マクロは、
RD信号の立ち下がりで、アドレスバスのアドレスで指
定された内部レジスタの内容をデータバスに出力する。
データバスに出力された周辺マクロの出力データは、R
D信号の立ち上がりで、データ圧縮回路22のLFSR
22aにパラレル圧縮されてラッチされる。
RD信号の立ち下がりで、アドレスバスのアドレスで指
定された内部レジスタの内容をデータバスに出力する。
データバスに出力された周辺マクロの出力データは、R
D信号の立ち上がりで、データ圧縮回路22のLFSR
22aにパラレル圧縮されてラッチされる。
【0083】さらに、時刻t51で、外部端子12を
“H”レベルのまま、外部端子11に“L”レベルをア
サートすると、CPU2は、時刻t6で、外部からのリ
ードバスサイクル要求を認識して、期間T4で、RD信
号に“L”レベルをアサートして、周辺マクロの読み出
し動作を行う。また、データ生成回路21のカウンタ2
1aは、時刻62の外部端子11の立ち上がりでカウン
トアップし、期間T2で、アドレスバス6にROM21
cが出力するデータが出力され、アドレスバスで指定さ
れた周辺マクロは、RD信号の立ち下がりで、アドレス
バスのアドレスで指定された内部レジスタの内容をデー
タバスに出力し、データバスに出力された周辺マクロの
出力データは、RD信号の立ち上がりで、データ圧縮回
路22のLFSR22aにパラレル圧縮されてラッチさ
れる。
“H”レベルのまま、外部端子11に“L”レベルをア
サートすると、CPU2は、時刻t6で、外部からのリ
ードバスサイクル要求を認識して、期間T4で、RD信
号に“L”レベルをアサートして、周辺マクロの読み出
し動作を行う。また、データ生成回路21のカウンタ2
1aは、時刻62の外部端子11の立ち上がりでカウン
トアップし、期間T2で、アドレスバス6にROM21
cが出力するデータが出力され、アドレスバスで指定さ
れた周辺マクロは、RD信号の立ち下がりで、アドレス
バスのアドレスで指定された内部レジスタの内容をデー
タバスに出力し、データバスに出力された周辺マクロの
出力データは、RD信号の立ち上がりで、データ圧縮回
路22のLFSR22aにパラレル圧縮されてラッチさ
れる。
【0084】また、LFSR22aにラッチされた値
が、予め設定されていた期待値22cと一致すると外部
端子23に“L”レベルがアサートされる。
が、予め設定されていた期待値22cと一致すると外部
端子23に“L”レベルがアサートされる。
【0085】このように本実施例では、予め、周辺機能
ブロックのテストシーケンスに合わせて、書込みアドレ
ス及び読出しアドレスをROM21cに、書き込みデー
タをROM21dにそれぞれ格納するようにしたので、
マイコン1の外部からアドレスやデータを印加する必要
がなくなる。また、予め、読出しデータをパラレル圧縮
した結果の期待値22cをデータ圧縮回路22の比較器
22bに設定することにより、読出しデータを外部に出
力せずにテストを行うことができる。
ブロックのテストシーケンスに合わせて、書込みアドレ
ス及び読出しアドレスをROM21cに、書き込みデー
タをROM21dにそれぞれ格納するようにしたので、
マイコン1の外部からアドレスやデータを印加する必要
がなくなる。また、予め、読出しデータをパラレル圧縮
した結果の期待値22cをデータ圧縮回路22の比較器
22bに設定することにより、読出しデータを外部に出
力せずにテストを行うことができる。
【0086】
【発明の効果】以上詳細に説明したように第1の発明に
よれば、バス制御回路は、外部からのバスサイクル実行
要求を示す外部信号を受信する構成にし、該バス制御回
路が前記外部信号を受信したときには、命令実行制御回
路からのバスサイクル実行要求に基づくバスサイクルの
実行を停止し、前記外部信号に応じてバスサイクルを実
行するようにしたので、例えばこのCPUを内蔵したマ
イコンの周辺回路のテストモード時では、CPUの機能
としてバス制御回路の機能のみを使用してテストを行う
ことが可能となる。従って、カスタムマイコン設計時の
シミュレーション用の動作モデルとしては、CPUのバ
ス制御回路のみをモデル化すればよく、シミュレーショ
ン時間を短縮する効果があり、カスタムマイコンの開発
期間の短縮と検証精度の向上に寄与する。さらに、ユー
ザにCPU全体の動作モデルを提供する必要がなくなる
ので、CPUの内部構造をユーザに知られる危険も生じ
なくなる。
よれば、バス制御回路は、外部からのバスサイクル実行
要求を示す外部信号を受信する構成にし、該バス制御回
路が前記外部信号を受信したときには、命令実行制御回
路からのバスサイクル実行要求に基づくバスサイクルの
実行を停止し、前記外部信号に応じてバスサイクルを実
行するようにしたので、例えばこのCPUを内蔵したマ
イコンの周辺回路のテストモード時では、CPUの機能
としてバス制御回路の機能のみを使用してテストを行う
ことが可能となる。従って、カスタムマイコン設計時の
シミュレーション用の動作モデルとしては、CPUのバ
ス制御回路のみをモデル化すればよく、シミュレーショ
ン時間を短縮する効果があり、カスタムマイコンの開発
期間の短縮と検証精度の向上に寄与する。さらに、ユー
ザにCPU全体の動作モデルを提供する必要がなくなる
ので、CPUの内部構造をユーザに知られる危険も生じ
なくなる。
【0087】第2の発明によれば、前記第1の発明にお
いて、前記外部信号に応じて実行するバスサイクル中
は、前記アドレスバス及び前記データバスとの接続を電
気的に遮断する入出力回路を設けたので、第1の発明と
同様の効果が得られると共に、バス制御回路のみの制御
により、周辺回路のテストモードにおけるCPUからの
アドレスバスへのアドレス出力、及びデータバスへのデ
ータ出力を確実に停止することができる。
いて、前記外部信号に応じて実行するバスサイクル中
は、前記アドレスバス及び前記データバスとの接続を電
気的に遮断する入出力回路を設けたので、第1の発明と
同様の効果が得られると共に、バス制御回路のみの制御
により、周辺回路のテストモードにおけるCPUからの
アドレスバスへのアドレス出力、及びデータバスへのデ
ータ出力を確実に停止することができる。
【0088】第3の発明によれば、外部信号が第1の外
部端子を介して中央処理装置に供給されたときに、周辺
回路の書き込み動作を行うためのデータを第2の外部端
子から入力すると共に、この書き込み動作を行うための
バス制御信号を前記中央処理装置から出力するようにし
たので、CPUの命令実行機能を使用しないで周辺回路
の書込み動作のテストを行うことができる。従って、C
PUの機械語命令で構成されたテストプログラムが不要
となる。さらに、テストプログラムをフェッチする命令
フェッチバスサイクルも必要でなくなることから、テス
トベクトルが短くなる効果があり、製造時のテスト時間
を短縮し、テストコストを削減することが可能となる。
部端子を介して中央処理装置に供給されたときに、周辺
回路の書き込み動作を行うためのデータを第2の外部端
子から入力すると共に、この書き込み動作を行うための
バス制御信号を前記中央処理装置から出力するようにし
たので、CPUの命令実行機能を使用しないで周辺回路
の書込み動作のテストを行うことができる。従って、C
PUの機械語命令で構成されたテストプログラムが不要
となる。さらに、テストプログラムをフェッチする命令
フェッチバスサイクルも必要でなくなることから、テス
トベクトルが短くなる効果があり、製造時のテスト時間
を短縮し、テストコストを削減することが可能となる。
【0089】第4の発明によれば、外部信号が第1の外
部端子を介して中央処理装置に供給されたときに、周辺
回路の読出し動作を行うためのバス制御信号を前記中央
処理装置から出力し、かつ前記周辺回路から読出したデ
ータを第2の外部端子から外部へ出力するようにしたの
で、CPUの命令実行機能を使用しないで周辺回路の読
出し動作のテストを行うことが可能となり、第3の発明
と同様の効果が得られる。
部端子を介して中央処理装置に供給されたときに、周辺
回路の読出し動作を行うためのバス制御信号を前記中央
処理装置から出力し、かつ前記周辺回路から読出したデ
ータを第2の外部端子から外部へ出力するようにしたの
で、CPUの命令実行機能を使用しないで周辺回路の読
出し動作のテストを行うことが可能となり、第3の発明
と同様の効果が得られる。
【0090】第5の発明によれば、外部信号が外部端子
を介して中央処理装置に供給されたときに、周辺回路の
書き込み動作を行うためのテストデータをデータ生成回
路から出力し、かつ該書き込み動作を行うためのバス制
御信号を中央処理装置から出力するようにしたので、第
3の発明と同様の効果が得られると共に、周辺回路の書
き込み動作を行うためのデータ等を外部から印加する必
要もなくなり、外部端子数を増加させることなく周辺回
路のテストを行うことができる。これにより、製造時の
テストコストを削減する効果がある。
を介して中央処理装置に供給されたときに、周辺回路の
書き込み動作を行うためのテストデータをデータ生成回
路から出力し、かつ該書き込み動作を行うためのバス制
御信号を中央処理装置から出力するようにしたので、第
3の発明と同様の効果が得られると共に、周辺回路の書
き込み動作を行うためのデータ等を外部から印加する必
要もなくなり、外部端子数を増加させることなく周辺回
路のテストを行うことができる。これにより、製造時の
テストコストを削減する効果がある。
【0091】第6の発明によれば、外部信号が外部端子
を介して中央処理装置に供給されたときに、周辺回路の
読出し動作を行うためのバス制御信号を前記中央処理装
置から出力し、かつ前記周辺回路から読出したデータを
データ圧縮回路で圧縮するようにしたので、第4の発明
と同様の効果が得られると共に、読出しデータを外部に
出力せずにテストすることも可能となる。
を介して中央処理装置に供給されたときに、周辺回路の
読出し動作を行うためのバス制御信号を前記中央処理装
置から出力し、かつ前記周辺回路から読出したデータを
データ圧縮回路で圧縮するようにしたので、第4の発明
と同様の効果が得られると共に、読出しデータを外部に
出力せずにテストすることも可能となる。
【図1】本発明の第1実施例に係るマイコンの概略構成
を示すブロック図である。
を示すブロック図である。
【図2】図1に示したCPU2の内部構成を示すブロッ
ク図である。
ク図である。
【図3】第1実施例の動作を示すタイミングチャートで
ある。
ある。
【図4】第1実施例の変形例に係るマイコンの構成を示
すブロック図である。
すブロック図である。
【図5】第1実施例の他の変形例を示すCPUの内部構
成図である。
成図である。
【図6】本発明の第2実施例に係るマイコンの概略構成
を示すブロック図である。
を示すブロック図である。
【図7】データ生成回路21の内部構成を示す図であ
る。
る。
【図8】データ圧縮回路22の内部構成を示す図であ
る。
る。
【図9】第2実施例の動作を示すタイミングチャートで
ある。
ある。
【図10】従来のマイコンの一構成例を示すブロック図
である。
である。
1,1A,1B マイコン 2,2−1 CPU 2a 命令実行制御回路 2b バス制御回路 2c 演算器 2d 入出力回路 3,4 周辺機能マクロ 5 メモリマクロ 6 アドレスバス 7 データバス 8 バス制御信号群 10,11,12 外部端子 15 入出力ドライバ 15a,15b セレクタ・入出力ドライバ 17,18 外部端子群 21 データ生成回路 22 データ圧縮回路
Claims (8)
- 【請求項1】 命令の実行を制御する命令実行制御回路
と、アドレスバス及びデータバスを介して外部回路と接
続され、バスサイクルの実行を外部回路に知らせるバス
制御信号を生成するバス制御回路と、前記命令実行制御
回路及び前記バス制御回路に接続され、データの演算を
行う演算器とを有し、実行すべき命令を前記外部回路か
ら取り込む命令フェッチバスサイクル、演算すべきデー
タを前記外部回路から取り込むオペランドフェッチバス
サイクル、及び前記外部回路へ演算結果を書き込むオペ
ランドストアバスサイクルを、前記バスサイクルとして
前記命令実行制御回路からのバスサイクル実行要求に基
づいて実行する中央処理装置において、 前記バス制御回路は、外部からのバスサイクル実行要求
を示す外部信号を受信する構成にし、 該バス制御回路が前記外部信号を受信したときには、前
記命令実行制御回路からの前記バスサイクル実行要求に
基づく前記バスサイクルの実行を停止し、前記外部信号
に応じて前記バスサイクルを実行することを特徴とする
中央処理装置。 - 【請求項2】 前記外部信号に応じて実行するバスサイ
クル中は、前記アドレスバス及び前記データバスとの接
続を電気的に遮断する入出力回路を設けたことを特徴と
する請求項1記載の中央処理装置。 - 【請求項3】 請求項2記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される第1の外部端子と、前記データバスと接続される
第2の外部端子とを設け、 前記外部信号が前記第1の外部端子を介して前記中央処
理装置に供給されたときに、前記周辺回路の書き込み動
作を行うためのデータを前記第2の外部端子から入力す
ると共に、この書き込み動作を行うためのバス制御信号
を前記中央処理装置から出力することを特徴とするマイ
クロコンピュータ。 - 【請求項4】 請求項2記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される第1の外部端子と、前記データバスと接続される
第2の外部端子とを設け、 前記外部信号が前記第1の外部端子を介して前記中央処
理装置に供給されたときに、前記周辺回路の読出し動作
を行うためのバス制御信号を前記中央処理装置から出力
し、かつ前記周辺回路から読出したデータを前記第2の
外部端子から外部へ出力することを特徴とするマイクロ
コンピュータ。 - 【請求項5】 請求項2記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される第1の外部端子と、前記テストモードの種別が書
き込みテストか読み出しテストかを指示する外部信号が
供給される第2の外部端子と、前記データバスと接続さ
れる第3の外部端子を設け、 前記第1の外部端子に入力される外部信号が前記周辺回
路のテストモードをしめす場合、前記第2の外部信号に
入力されるテストモードの種別が書き込みテストを示す
ときは、前記周辺回路への書き込みデータを前記第3の
端子に入力すると共に、前記周辺回路への書き込み動作
を行うためのバス制御信号を前記中央処理装置から出力
し、前記データバスに出力されたデータを前記周辺装置
に書き込み、 前記第2の外部信号に入力されるテストモードの種別が
読み出しテストを示すときは、前記周辺回路への読み出
し動作を行うためのバス制御信号を前記中央処理装置か
ら出力し、前記周辺回路から読みだしたデータを前記第
3の外部端子から外部へ出力することを特徴とするマイ
クロコンピュータ。 - 【請求項6】 請求項2記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される外部端子と、前記周辺回路のテストデータを生成
するデータ生成回路とを設け、 前記外部信号が前記外部端子を介して前記中央処理装置
に供給されたときに、前記周辺回路の書き込み動作を行
うためのテストデータを前記データ生成回路から出力
し、かつ該書き込み動作を行うためのバス制御信号を前
記中央処理装置から出力することを特徴とするマイクロ
コンピュータ。 - 【請求項7】 請求項2記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される外部端子と、前記データバス上のデータを圧縮す
るデータ圧縮回路とを設け、 前記外部信号が前記外部端子を介して前記中央処理装置
に供給されたときに、前記周辺回路の読出し動作を行う
ためのバス制御信号を前記中央処理装置から出力し、か
つ前記周辺回路から読出したデータを前記データ圧縮回
路で圧縮することを特徴とするマイクロコンピュータ。 - 【請求項8】 請求項2記載の中央処理装置と、データ
バスによって前記中央処理装置と接続された周辺回路と
を有するマイクロコンピュータであって、 前記周辺回路のテストモードを指示する外部信号が供給
される第1の外部端子と、前記テストモードの種別が書
き込みテストか読み出しテストかを指示する外部信号が
供給される第2の外部端子と、前記周辺回路のテストデ
ータを生成するデータ生成回路と、前記データバス上の
データを圧縮するデータ圧縮回路を設け、 前記第1の外部端子に入力される外部信号が前記周辺回
路のテストモードを示す場合、前記第2の外部信号に入
力されるテストモードの種別が書き込みテストを示すと
きは、前記周辺回路への書き込みデータを前記データ生
成回路からデータバスへ出力すると共に、前記周辺回路
への書き込み動作を行うためのバス制御信号を前記中央
処理装置から出力して、前記データバスに出力されたデ
ータを前記周辺装置に書き込み、 前記第2の外部信号に入力されるテストモードの種別が
読み出しテストを示すときは、前記周辺回路への読み出
し動作を行うためのバス制御信号を前記中央処理装置か
ら出力して、前記周辺回路から読み出したデータを前記
データ圧縮回路で圧縮することを特徴とするマイクロコ
ンピュータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6212993A JPH0877035A (ja) | 1994-09-06 | 1994-09-06 | 中央処理装置及びマイクロコンピュータ |
US09/110,883 US6058468A (en) | 1994-09-06 | 1998-07-07 | Central processing unit and microcomputer having testing of circuitry external to the central processing unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6212993A JPH0877035A (ja) | 1994-09-06 | 1994-09-06 | 中央処理装置及びマイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0877035A true JPH0877035A (ja) | 1996-03-22 |
Family
ID=16631697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6212993A Pending JPH0877035A (ja) | 1994-09-06 | 1994-09-06 | 中央処理装置及びマイクロコンピュータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6058468A (ja) |
JP (1) | JPH0877035A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7577880B2 (en) | 1996-09-18 | 2009-08-18 | Pegre Semiconductors Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3718374B2 (ja) * | 1999-06-22 | 2005-11-24 | 株式会社東芝 | メモリ混載半導体集積回路装置及びそのテスト方法 |
US6990610B2 (en) * | 2002-05-15 | 2006-01-24 | Hewlett-Packard Development Company, L.P. | Combining commands to form a test command |
JP2007266078A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法 |
US7890737B2 (en) * | 2007-07-02 | 2011-02-15 | Denso Corporation | Microcomputer and functional evaluation chip |
CN107678422A (zh) * | 2017-11-09 | 2018-02-09 | 深圳市鹰之航航空科技有限公司 | 一种全自动烤箱控制盒测试设备 |
US10171103B1 (en) * | 2018-01-12 | 2019-01-01 | Mellanox Technologies, Ltd. | Hardware data compression architecture including shift register and method thereof |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4084233A (en) * | 1976-05-25 | 1978-04-11 | Honeywell, Inc. | Microcomputer apparatus |
US4504903A (en) * | 1979-07-19 | 1985-03-12 | Digital Equipment Corporation | Central processor with means for suspending instruction operations |
US4475195A (en) * | 1982-04-01 | 1984-10-02 | Honeywell Information Systems Inc. | Apparatus for microprocessor address bus testing |
JPH0821028B2 (ja) * | 1986-04-23 | 1996-03-04 | 株式会社日立製作所 | デ−タ処理装置 |
KR880014482A (ko) * | 1987-05-27 | 1988-12-24 | 미다 가쓰시게 | 반도체 집적회로 장치 |
US5089951A (en) * | 1987-11-05 | 1992-02-18 | Kabushiki Kaisha Toshiba | Microcomputer incorporating memory |
US5228139A (en) * | 1988-04-19 | 1993-07-13 | Hitachi Ltd. | Semiconductor integrated circuit device with test mode for testing CPU using external signal |
JPH02224140A (ja) * | 1989-02-27 | 1990-09-06 | Nippon Motoroola Kk | 割込試験装置 |
US5416919A (en) * | 1989-07-19 | 1995-05-16 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit with functional blocks capable of being individually tested externally |
JP2591181B2 (ja) * | 1989-09-22 | 1997-03-19 | 日本電気株式会社 | マイクロコンピュータ |
US5448744A (en) * | 1989-11-06 | 1995-09-05 | Motorola, Inc. | Integrated circuit microprocessor with programmable chip select logic |
US5509019A (en) * | 1990-09-20 | 1996-04-16 | Fujitsu Limited | Semiconductor integrated circuit device having test control circuit in input/output area |
US5253255A (en) * | 1990-11-02 | 1993-10-12 | Intel Corporation | Scan mechanism for monitoring the state of internal signals of a VLSI microprocessor chip |
JP2806075B2 (ja) * | 1991-06-06 | 1998-09-30 | 日本電気株式会社 | マイクロコンピュータ |
GB2282244B (en) * | 1993-09-23 | 1998-01-14 | Advanced Risc Mach Ltd | Integrated circuit |
JP3145545B2 (ja) * | 1993-10-18 | 2001-03-12 | 松下電器産業株式会社 | メモリアクセス装置 |
US5530806A (en) * | 1994-12-15 | 1996-06-25 | At&T Corp. | Method and apparatus for storing and retrieving routing information in a network node |
US5544311A (en) * | 1995-09-11 | 1996-08-06 | Rockwell International Corporation | On-chip debug port |
-
1994
- 1994-09-06 JP JP6212993A patent/JPH0877035A/ja active Pending
-
1998
- 1998-07-07 US US09/110,883 patent/US6058468A/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7577880B2 (en) | 1996-09-18 | 2009-08-18 | Pegre Semiconductors Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
US7805660B2 (en) | 1996-09-18 | 2010-09-28 | Katsuki Hazama | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
Also Published As
Publication number | Publication date |
---|---|
US6058468A (en) | 2000-05-02 |
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