JP2806075B2 - マイクロコンピュータ - Google Patents

マイクロコンピュータ

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JP2806075B2
JP2806075B2 JP3134540A JP13454091A JP2806075B2 JP 2806075 B2 JP2806075 B2 JP 2806075B2 JP 3134540 A JP3134540 A JP 3134540A JP 13454091 A JP13454091 A JP 13454091A JP 2806075 B2 JP2806075 B2 JP 2806075B2
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＳＩのテスト方式に
関し、特にマイクロプログラム制御のＣＰＵを備えたマ
イクロコンピュータのテスト方式に関する。
【０００２】
【従来の技術】近年、ＯＡ機器，民生機器をはじめとし
てマイクロコンピュータＬＳＩ（１チップマイクロコン
ピュータ，マイクロプロセッサを含む）の応用分野はま
すます広がりつつあるが、これに伴いＬＳＩに対する信
頼性よりも一層高いものが望まれている。ここでＬＳＩ
の選別を短時間で効果的に実施するためにＬＳＩのテス
トのためのテスト回路をあらかじめ内部に組み込んでお
く手法が採用されているが、最近ではＬＳＩの内部ハー
ドウェアを複数の機能ブロックに分割してブロック単位
にテストすることにより故障検出率を向上させ、高信頼
度を確保する方法が主流になってきている。
【０００３】こうした中で、特にマイクロコンピュータ
の様な機能が豊富でかつ動作が複雑で多様なＬＳＩの場
合、複数のテストモードを用意し順次切り替えながら内
部の各ブロックのテストを実行する必要があるが、これ
に伴い通常動作次とテスト時との信号の切り替え回路等
各ブロックに内蔵するテスト回路も自ずから増大する傾
向にある。
【０００４】図６は、上述の従来のテスト手法の一例と
してテスト回路を内蔵したＣＰＵの構成を示した図であ
る。ＣＰＵ１００は、実行対象の命令コードをデコード
しＣＰＵの命令実行に関わるシーケンス動作を内部のマ
イクロプログラムにより制御する実行制御部１０１と、
実行制御部１０１の制御により加減算等の算術論理演算
動作を行う演算部１０２と、実行制御部１０１及び演算
部１０２で処理する命令コード，処理データを外部バス
端子１０４を介して入出力するバス制御部１０３とから
構成され、各部は内部バス１０５を介して相互に接続し
ている。実行制御部１０１は、演算部１０２およびバス
制御部１０３に対してその動作を指定する複数の制御信
号群１０６および制御信号群１０７をそれぞれ出力す
る。両制御信号はマイクロプログラムの実行により順次
生成される。また、テストモード制御部１０８は複数の
モード指定端子群１０９の状態に基づきテストモード信
号１１０及びテストモード信号１１１を生成し、演算部
１０２とバス制御部１０３にそれぞれ供給する。演算部
１０２とバス制御部１０３は通常動作のモードのほかに
テストモードを備え、各テストモード信号が論理値
“１”になることによりそれぞれテストモードに切り替
わる。
【０００５】次に図６のＣＰＵ１００のテストモード時
の動作を説明する。モード指定端子群１０９を演算部１
０２のテストの状態に設定するとテストモード信号１１
１が論理値“１”になり、実行制御部１０１からの制御
信号群１０７の入力を全て禁止してバス制御部１０３の
動作を強制的に停止させるとともに外部バス端子１０４
と内部バス１０５とを直結する。実行制御部１０１と演
算部１０２は直接外部バス端子１０４を介してテストベ
クタ入力と実行結果出力を行うことにより演算部１０２
のテストを実行する。この時同時に実行制御部１０１の
テストも行う。
【０００６】一方モード指定端子群１０９をバス制御部
１０３のテストの状態に設定するとテストモード端子１
１０が論理値“１”になり、実行制御部１０１からの制
御信号群１０６の入力を全て禁止して演算部１０２の動
作を強制的に停止させる。この状態で外部バス端子１０
４及び内部バス１０５を介してテストベクタ入力と実行
結果出力を行うことによりバス制御部１０３のテストを
実行する。
【０００７】
【発明が解決しようとする課題】ここで、上述のＣＰＵ
１００における制御信号群１０６と制御信号群１０７は
マイクロプログラムにより生成されるものであり、その
数は全体で百数十本にのぼり、そのうち内部バス１０５
のドライブを指定する信号等テストのために禁止制御が
必要な信号に限定した場合でも数十本になる。
【０００８】例えばバス制御部１０３のテストを行う場
合、演算部１０２が動作してバス制御部１０３へのテス
トベクタ入力や結果出力等に悪影響を与えないようにす
るために、演算部１０２の内部の内部バス１０５に接続
されたハードウェアがバス上にドライブされないよう
に、これらのドライブ信号をテストモードの信号で抑え
るゲート回路をテスト回路として容易する必要がある。
【０００９】ところがマイクロコンピュータのハードウ
ェア機能や制御の複雑化により上記のような制御信号は
ますます増大傾向にあり、テストに要する回路のオーバ
ヘッドが問題になってきている。また、動作クロック周
波数の高速化が一層進む上でテストのためのゲート回路
の挿入による信号の遅延が問題となってきている等、ハ
ードウェア規模，性能の両面でオーバヘッドの少ないテ
スト手法が望まれている。
【００１０】本発明は、このような従来のテスト手法に
おける問題点を改善すべくなされたものであって、本来
の性能に悪影響を及ぼさずに最小限のハードウェアでＬ
ＳＩのテストが行える方式を提供することを目的として
いる。
【００１１】
【課題を解決するための手段】本発明では、実行命令お
よび当該命令の実行に関する処理データを伝達する外部
バスと、外部バスに接続され実行命令を命令バスに出力
し処理データを内部バスに出力するバス制御部と、命令
バスからの実行命令にもとづいた制御信号を出力する実
行制御部と、内部バスからの処理データおよび制御信号
にもとづいて所定の演算を行い、演算結果を内部バスに
出力する演算部と、モード指定信号が入力されて当該モ
ード指定信号がテストモードを示しているときに実行制
御部にテストモード信号を出力するテストモード制御部
とを有するマイクロコンピュータであって、実行制御部
はテストモード信号が入力されるとノンオペレート信号
を制御信号として出力し、演算部はノンオペレート信号
である制御信号にもとづいて内部バスとの接続を切り、
外部バスからバス制御部に所定のデータを入力して当該
バス制御部のテストを行う。
【００１２】
【実施例】以下に、本発明の実施例について図面を参照
して説明する。
【００１３】図１は、本発明の一実施例のテスト方式を
備えたＣＰＵの内部構成を示した図である。
【００１４】実行制御部１は、実行中の命令コードを記
憶する命令レジスタ２と、データ転送，算術論理演算等
の各種命令の処理手続きをマイクロ命令で記述したマイ
クロプログラムを記憶するマイクロＲＯＭ３と、命令レ
ジスタ２の値に基づき実行するマイクロ命令のマイクロ
ＲＯＭ３におけるアドレスを順次生成するマイクロアド
レス生成部４と、マイクロＲＯＭ３の出力を解読してマ
イクロ命令をＣＰＵの各ハードウェアを制御する信号に
変換するマイクロデコーダ５とから構成される。また、
マイクロＲＯＭ３の出力すなわちマイクロ命令の一部は
マイクロプログラムの分岐制御等の目的でマイクロアド
レス生成部４におけるアドレス修飾にも使用される。
【００１５】演算部２３は、算術論理演算を行うＡＬＵ
６と、ユーザプログラムの処理データを記憶するための
汎用レジスタ群７と、命令の実行状態や演算結果の状態
を保持するＰＳＷ８と、実行中の命令番地を示すＰＣ９
及びマイクロ命令で命令処理を実現するために使用する
テンポラリレジスタ群１０とから構成され、各ハードウ
ェアは内部データバス１１に接続される。
【００１６】マイクロデコーダ５の出力は演算部２３に
対する各ハードウェアの制御信号として供給され、具体
的にはＡＬＵ６，汎用レジスタ群７，ＰＳＷ８，ＰＣ
９，テンポラリレジスタ群１０の各内部状態を、論理値
“１”の時に内部データバス１１上にドライブする動作
を指定する制御信号１２，制御信号１３，制御信号１
４，制御信号１５，制御信号１６がそれぞれ接続されて
いる。また、これらの他に不図示の制御信号としてＡＬ
Ｕ６の加算，減算等の動作形態の指定信号，汎用レジス
タ群７の選択信号，テンポラリレジスタ群１０の選択信
号等がある。
【００１７】バス制御部１７は命令バス１８を介して命
令レジスタ２に接続され、不図示の外部メモリから外部
データバス端子１９を介してフェッチした命令コードを
命令レジスタ２に格納する。同様に内部データバス１１
にも接続され、外部メモリに対する処理データアクセス
が実行制御部１からの不図示の制御信号によりバス制御
部１７を介して行われる。
【００１８】テストモード制御部２０は、モード指定端
子群２１の状態をデコードして通常の命令実行モードと
テストモードとの切り替えを指定するテストモード信号
２２を生成する。テストモード信号２２はマイクロアド
レス生成部４に接続される。
【００１９】マイクロアドレス生成部４は、テストモー
ド信号２２が論理値“０”の場合は通常の命令実行モー
ドとなり命令レジスタ２の値とマイクロＲＯＭ３の出力
のマイクロ命令により順次マイクロプログラムを実行す
るためのマイクロアドレスを生成する。
【００２０】ここで、一例としてレジスタ間加算命令の
マイクロプログラムについて図２のフローチャートを用
いて説明する。
【００２１】例えばレジスタ間加算命令の命令コードは
８８Ｈ（Ｈは１６進表示であることを示す。）であり、
命令レジスタ２に格納された値に基づきマイクロアドレ
ス生成部４でエントリアドレスとして０８８Ｈを生成す
る。以降１ステップ実行毎に順次アドレスを＋１増加さ
せて０８９Ｈ，０８ＡＨ…とマイクロアドレスを生成す
る。０８８Ｈのステップ（ステップ３０）では汎用レジ
スタ群７の１レジスタであるＲ０値を内部データバス１
１に読み出しＡＬＵ６の第一入力ＡＬＵＡに設定する。
同様にして０８９Ｈのステップ（ステップ３１）ではＲ
１の値をＡＬＵ６の第二入力ＡＬＵＢに設定する。次に
０８ＡＨのステップ（ステップ３２）ではマイクロ命令
ＡＤＤによりＡＬＵ６に加算動作を指定し演算を実行す
る。その後０８ＢＨのステップ（ステップ３３）で加算
結果を内部データバス１１を経由してＲ１に書き戻し処
理を終了すると同時に、マイクロ命令ＥＮＤにより次の
新たな命令の実行のために命令レジスタ２の値を用いた
アドレス生成の動作をマイクロアドレス生成部４に指定
する。
【００２２】一方、テストモード信号２２が論理値
“１”の場合は、マイクロアドレス生成部４においてマ
イクロエントリアドレスとして１Ｅ０Ｈを生成する。
【００２３】図３はテストモードにおけるマイクロプロ
グラミングのフローチャートである。１Ｅ０Ｈのステッ
プ（ステップ３４）ではマイクロ命令ＮＯＰによりマイ
クロデコーダ５で生成する全ての制御信号を非アクティ
ブ状態にする。以降マイクロ命令ＥＮＤを実行しないこ
とにより新たな命令実行は行わずステップ３４の実行を
継続する。これによりテストモードでは前述の制御信号
１２，制御信号１３，制御信号１４，制御信号１５，制
御信号１６が全て論理値“０”になり、演算部２３から
内部データバス１１上には何もドライブされない。
【００２４】また、バス制御部１７に接続される不図示
の制御信号も同様に非アクティブになるが、テストモー
ドではバス制御部１７の動作を外部から入力するテスト
ベクタにより制御されるためこれらの制御信号は不図示
の外部端子に切り替えられ使用されない。
【００２５】上述のように、テストモードでは演算部２
３が内部データバス１１から切り離された状態になり、
バス制御部１７を独立にテストすることができるように
なる。ここで、図３のフローチャートにおけるマイクロ
命令ＮＯＰはＣＰＵが本来備えているＮＯＰ命令で使用
するのと同一である。
【００２６】ここで、テストモード時のマイクロエント
リアドレスは本実施例では１Ｅ０Ｈとしているが任意の
アドレスを割り当てることも可能である。
【００２７】図４は、本発明の第二の実施例のテスト方
式を備えたＣＰＵの内部構成を示した図である。
【００２８】実行制御部４１は、実行中の命令コードを
記憶する命令レジスタ４２と、データ転送，算術論理演
算等の各種命令の処理手続きをマイクロ命令で記述した
マイクロプログラムを記憶するマイクロＲＯＭ４３と、
命令レジスタ４２の値に基づき実行するマイクロ命令の
マイクロＲＯＭ４３におけるアドレスを順次生成するマ
イクロアドレス生成部４４と、マイクロＲＯＭ４３の出
力を解読してマイクロ命令をＣＰＵの各ハードウェアを
制御する信号に変換するマイクロデコーダ４５とから構
成される。また、マイクロＲＯＭ４３の出力すなわちマ
イクロ命令の一部はマイクロプログラムの分岐制御等の
目的でマイクロアドレス生成部４４におけるアドレス修
飾にも使用される。
【００２９】演算部６３は、算術論理演算を行うＡＬＵ
４６と、ユーザプログラムの処理データを記憶するため
の汎用レジスタ群４７と、命令の実行状態や演算結果の
状態を保持するＰＳＷ４８と、実行中の命令番地を示す
ＰＣ４９及びマイクロ命令で命令処理を実現するために
使用するテンポラリレジスタ群５０とから構成され、各
ハードウェアは内部データバス５１に接続される。
【００３０】マイクロデコーダ４５の出力は演算部６３
に対する各ハードウェアの制御信号として供給され、具
体的にはＡＬＵ４６，汎用レジスタ群４７，ＰＳＷ４
８，ＰＳ４９，テンポラリレジスタ群５０の各内部状態
を、論理値“１”の時に内部データバス５１上にドライ
ブする動作を指定する制御信号５２，制御信号５３，制
御信号５４，制御信号５５，制御信号５６がそれぞれ接
続されている。また、これらの他に不図示の制御信号と
してＡＬＵ４６の加算，減算等の動作形態の指定信号，
汎用レジスタ群４７の選択信号，テンポラリレジスタ群
５０の選択信号等がある。
【００３１】バス制御部５７は命令バス５８を介して命
令レジスタ４２に接続され、不図示の外部メモリから外
部データバス端子５９を介してフェッチした命令コード
を命令レジスタ４２に格納する。同様に内部データバス
５１にも接続され、外部メモリに対する処理データアク
セスが実行制御部４１からの不図示の制御信号によりバ
ス制御部５７を介して行われる。
【００３２】テストモード制御部６０は、モード指定端
子群６１の状態をデコードして通常の命令実行モードと
テストモードとの切り替えを指定するテストモード信号
６２を生成する。テストモード信号６２は命令レジスタ
４２に接続される。
【００３３】命令レジスタ４２は、テストモード信号６
２が論理値“０”の場合は通常の命令実行モードとなり
命令バス５８を介してフェッチした命令コードの値をマ
イクロアドレス生成部４４に出力する。
【００３４】ここで、通常の命令実行モードでは、命令
レジスタ４２に格納された値に基づきマイクロアドレス
生成部４４でマイクロプログラムのエントリアドレスを
生成し、その動作は第一の実施例と同一であるため詳細
な説明は省略する。
【００３５】一方、テストモード信号６２が論理値
“１”の場合は、命令レジスタ４２において内部に格納
された命令コードの出力を切り替えてＣＰＵのＮＯＰ命
令の命令コードである００Ｈを出力する。マイクロアド
レス生成部４４ではこれに基づきＮＯＰ命令のマイクロ
プログラムのエントリアドレスとして０００Ｈを生成す
る。
【００３６】図５はＮＯＰ命令のマイクロプログラムの
フローチャートである。
【００３７】０００Ｈのステップ（ステップ７０）では
マイクロ命令ＮＯＰによりマイクロデコーダ４５で生成
する全ての制御信号を非アクティブ状態にすると同時に
マイクロ命令ＥＮＤを実行し次の新たな命令の実行のた
めに命令レジスタ４２の値を用いたアドレス生成の動作
をマイクロアドレス生成部４４に指定する。
【００３８】ここでテストモード信号６２が論理値
“１”の期間中は命令レジスタ４２は００Ｈを継続して
出力しており、これによりテストモードではＮＯＰ命令
を連続して実行しマイクロ命令ＮＯＰが継続することに
より、前述の制御信号５２，制御信号５３，制御信号５
４，制御信号５５，制御信号５６が全て論理値“０”に
なり、演算部６３から内部データバス５１上には何もド
ライブされない。
【００３９】また、バス制御部５７に接続される不図示
の制御信号も同様に非アクティブになるが、テストモー
ドではバス制御部５７の動作を外部から入力するテスト
ベクタにより制御させるためこれらの制御信号は不図示
の外部端子に切り替えられ使用されない。
【００４０】上述のようにして、第一の実施例と同様
に、テストモードでは演算部６３が内部データバス５１
から切り離された状態になり、バス制御部５７を独立に
テストすることができるようになる。
【００４１】ここでＮＯＰ命令の命令コード，マイクロ
エントリアドレスは本実施例ではそれぞれ００Ｈ，００
０Ｈとしているが任意の値を割り当てることも可能であ
る。
【００４２】
【発明の効果】以上説明したように、本発明のテスト方
式では、マイクロ命令に基づき生成され高速動作が必要
な各種制御信号にゲート回路を追加することなく、本来
備えている動作を利用して非アクティブにすることがで
きるため、テスト回路を組み込む上での性能低下を皆無
にすることができる。
【００４３】また、マイクロ命令に基づく制御信号の本
数とは無関係にテストのための制御を実現できるため、
マイクロコンピュータの高機能化，制御の複雑化におい
ても最小限のハードウェアでテスト回路を実現できる
等、経済的かつ汎用性に優れた方式であり、本発明の実
用的効果は極めて高い。
【図面の簡単な説明】
【図１】第一の実施例におけるＣＰＵの内部構成を示し
た図である。
【図２】第一の実施例における加算命令のフローチャー
トを示した図である。
【図３】第一の実施例におけるテスト時のフローチャー
トを示した図である。
【図４】第二の実施例におけるＣＰＵの内部構成を示し
た図である。
【図５】第二の実施例におけるＮＰＯ命令のフローチャ
ートを示した図である。
【図６】従来のテスト回路を内蔵したＣＰＵの内部構成
を示した図である。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 実行命令および当該命令の実行に関する
    処理データを伝達する外部バスと、前記外部バスに接続
    され前記実行命令を命令バスに出力し前記処理データを
    内部バスに出力するバス制御部と、前記命令バスからの
    前記実行命令にもとづいた制御信号を出力する実行制御
    部と、前記内部バスからの前記処理データおよび前記制
    御信号にもとづいて所定の演算を行い、演算結果を前記
    内部バスに出力する演算部と、モード指定信号が入力さ
    れて当該モード指定信号がテストモードを示していると
    きに前記実行制御部にテストモード信号を出力するテス
    トモード制御部とを有するマイクロコンピュータであっ
    て、前記実行制御部は前記テストモード信号が入力され
    るとノンオペレート信号を前記制御信号として出力し、
    前記演算部は前記ノンオペレート信号である制御信号に
    もとづいて前記内部バスとの接続を切り、前記外部バス
    から前記バス制御部に所定のデータを入力して当該バス
    制御部のテストを行うことを特徴とするマイクロコンピ
    ュータ。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877035A (ja) * 1994-09-06 1996-03-22 Toshiba Corp 中央処理装置及びマイクロコンピュータ
JP3118002B2 (ja) * 1995-08-29 2000-12-18 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 障害を有するマイクロ命令を訂正するためのデータ処理装置
DE50015199D1 (de) * 2000-01-26 2008-07-24 Infineon Technologies Ag Elektrische Schaltung und Verfahren zum Testen einer Schaltungskomponente der elektrischen Schaltung
US7035753B2 (en) * 2002-03-20 2006-04-25 Infineon Technologies Ag Method and apparatus for placing an integrated circuit into a default mode of operation
DE60216268D1 (de) 2002-08-08 2007-01-04 St Microelectronics Srl Eingebaute Selbsttestschaltung für integrierte Schaltungen
CN113839967B (zh) * 2021-11-26 2022-02-15 深圳市聚慧合创信息技术有限公司 基于大数据技术的物联网设备欺诈防控系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4145734A (en) * 1975-04-22 1979-03-20 Compagnie Honeywell Bull (Societe Anonyme) Method and apparatus for implementing the test of computer functional units
JPS6298437A (ja) * 1985-10-24 1987-05-07 Oki Electric Ind Co Ltd マイクロコンピユ−タ
JPH0821028B2 (ja) * 1986-04-23 1996-03-04 株式会社日立製作所 デ−タ処理装置
KR880014482A (ko) * 1987-05-27 1988-12-24 미다 가쓰시게 반도체 집적회로 장치
US5089951A (en) * 1987-11-05 1992-02-18 Kabushiki Kaisha Toshiba Microcomputer incorporating memory
JPH01224849A (ja) * 1988-03-03 1989-09-07 Nec Corp マイクロコンピュータ
US5228139A (en) * 1988-04-19 1993-07-13 Hitachi Ltd. Semiconductor integrated circuit device with test mode for testing CPU using external signal
JPH01320544A (ja) * 1988-06-22 1989-12-26 Toshiba Corp テスト容易化回路
JPH0399335A (ja) * 1989-09-12 1991-04-24 Fujitsu Ltd 半導体集積回路装置

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