KR940001268B1

KR940001268B1 - 가변길이의 각 명령에 대하여 지시된 미정의 어드레싱의 감사기능을 가지는 데이타 프로세서

Info

Publication number: KR940001268B1
Application number: KR1019900014312A
Authority: KR
Inventors: 아끼히로 요시다께; 도시하루 오시마
Original assignee: 후지쓰 가부시끼가이샤; 세끼사와 요시
Priority date: 1989-09-11
Filing date: 1990-09-11
Publication date: 1994-02-18
Also published as: EP0417587A3; EP0417587B1; JPH0397031A; US5247625A; EP0417587A2; KR910006846A; JP2511151B2

Abstract

내용 없음.

Description

가변길이의 각 명령에 대하여 지시된 미정의 어드레싱의 감사기능을 가지는 데이타 프로세서

제1도는 본 발명에 따른 데이타 프로세서의 원리를 설명하는 블록도.

제2도는 본 발명의 실시예에 따른 마이크로 프로세서의 전체구조를 설명하는 기능 블록도.

제3도는 제2도에 도시된 디코더의 구조를 설명하는 블록도.

제4도는 제3도에 도시된 어드레싱 디코딩 유니트의 주변부 구조를 설명하는 회로도.

제5도는 제3도에 도시된 예의 검출장치의 구조를 설명하는 회로도.

제6도는 제2도의 실시예의 동작예를 설명하는 타이밍도.

제7도는 제2도의 실시예에 적용된 명령코드의 종류를 설명하는 도.

제8도는 제2도의 실시예에 적용된 명령의 금지 규정을 설명하는 다이어그램.

제9a도 내지 제9e도는 제2도의 실시예에 적용된 명령 포멧을 설명하는 도.

본 발명은 데이타 프로세서에 관한 것이다. 특히 명령 코드 필드(지금부터는 동작 코드라 칭함)와 대응하는 어드레싱 필드의 다수의 셋트를 포함하는 명령의 트레인(열 ; train)을 디코딩하고 실행하는 마이크로 프로세서에서 각 명령에 대한 미정의(未定義) 어드레싱을 검사하는 기술에 관한 것이다.

다수의 동작코드와 대응하는 다수의 어드레싱 필드를 가지는 명령 트레인의 예로서, 제9도에 도시된 바와 같이, 명령 포멧으로 구성된 가변 길이의 명령 트레인이 알려져 있다. 설명에서, 오퍼랜드(operand 필드 OPD는 어드레싱 필드에 대응하고, 명령 코드 필드 OP는 동작코드에 대응한다. 동작코드는 명령의 종류를 정의한다. 동작코드를 디코딩하므로써, 어드레싱 필드는 그것이 정의되었는지의 여부를 알기 위해 검사된다. 일반적으로, 어드레싱 필드는 동작코드 다음에 배열된다. 따라서, 예를들면, 제9a도에 도시된 바와같이, 하나의 오퍼랜드만 있는 경우, 동작코드 OP가 먼저 디코드되고 대응하는 어드레싱 필드 OPD는 그것이 정의되었는지의 여부를 알기 위해 그 다음에 검사된다. 어드레싱 필드가 정지된 경우에 명령이 실행되고, 어드레싱 필드가 정의되지 않은 경우 명령의 실행이 정지된다.

그러나, 일부 명령의 트레인에서는 관련된 동작코드 앞에 동작코드에 의하여 검사되는 어드레싱 필드가 배열되는 경우가 있다. 예를들면, 제9b도에 도시된 바와 같이 2개의 오퍼랜드를 포함하는 명령의 트레인을 디코딩하는데 있어서, 두번째 동작코드 OP가 디코드될 때, 앞선 오퍼랜드(첫번째 오퍼랜드)의 어드레싱 필드 OPD는 그것이 정의되었는지의 여부를 알기 위해 검사된다. 이 경우에, 첫번째 어드레싱 필드 OPD가 정의된 경우에 두번째 동작코드 OP가 디코드될 때 첫번째 오퍼랜드에 대한 명령이 실행될 수 있다. 그러나, 첫번째 어드레싱 필드 OPD가 정의되지 않은 경우, 첫번째 오퍼랜드에 대한 명령의 실행은 적절한 처리수단에 의하여 정지되어야 한다.

이 문제에 대처하기 위하여, 특별한 실행 사이클이 미정의 또는 정의된 어드레싱에 대한 오퍼랜드를 검사 하기 위해 설정될 수 있다. 그러나, 마이크로 프로세서가 파이프 라인 처리를 실행하면, 검사가 규정된 사이클내에서 완료될 수 없는 기능성이 있다. 즉, 검사결과가 다음 사이클 또는 그 이후에 제공될 수 있다. 이것은 명령의 실행을 지연시킬 수 있고 따라서 마이크로 프로세서의 명령 실행 동작이 더 낮아진다.

본 발명의 목적은 데이타 프로세서의 명령 실행 동작을 낮추지 않고 각 명령에 대한 미정의 어드레싱을 검사할 수 있는 데이타 프로세서를 제공하기 위한 것이다.

본 발명에 따라, 명령 코드 필드와 대응하는 어드레싱 필드의 다수의 셋트를 포함하는 명령 트레인을 디코드하고 실행하는 데이타 처리기가 제공되고, 데이타 처리기는 명령 코드 필드와 대응하는 어드레싱 필드를 디코드하고, 소정의 주파수에서 발생된 제어신호에 응답하여 명령 태그(tag) 정보와 어드레싱 정보를 각각 출력하기 위한 디코딩 수단, 디코딩 수단으로 부터 공급된 어드레싱 정보를 홀딩 (holding)하고 제어신호에 응답하여 홀딩결과를 출력하기 위한 것으로서 디코딩 수단에 동작가능하게 연결된 홀딩수단, 및 명령 태그 정보가 앞단계에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령인지 아니면 현재의 단계에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령인지를 판정하고 판정결과를 기초로 미정의 어드레싱을 검출하기 위한 것으로 디코딩 수단과 홀딩수단에 동작 가능하게 연결하는 검출수단을 포함한다.

본 발명의 다른 목적과 특징은 첨부된 도면에 의거한 바람직한 실시예로 지금부터 설명된다.

제1도는 본 발명에 따른 데이타 프로세서의 원리를 설명한다.

제1도에 의거하여, 명령 코드 필드(a)와 대응하는 어드레싱 필드(b)의 다수의 셋트를 포함하는 트레인 명령을 디코드하고 실행하는 본 발명의 데이타 프로세서는 소정의 주파수로 발생된 제어신호 C에 응답하여 명령 태그 정보 A를 출력하고 각 명령 코드 필드를 디코드하기 위한 첫번째 디코딩 수단 1, 제어신호에 응답하여 어드레싱 정보 B1을 출력하고 각 어드레싱 필드를 디코드하기 위한 두번째 디코딩 수단 2, 제어신호에 응답하여 홀딩결과 B2를 출력하고 디코딩 수단으로 부터 공급된 어드레싱 정보를 홀딩하기 위한 홀딩수단 3, 및 명령 태그 정보가 앞단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령인지 아니면 현재의 단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령인지를 판정하고 판정결과를 기초로 미정의 어드레싱을 검출하기 위한 검출수단 4를 포함한다.

명령 태그 정보가 앞단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령이라는 것을 지시하는 경우, 검출수단은 홀딩 결과 B2를 기초로 미정의 어드레싱을 검출한다. 한편, 명령 태그 정보가 현재의 단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령이라는 것을 지시하는 경우, 검출수단은 어드레싱 정보 B1을 기초로 미정의 어드레싱을 검출한다.

상기 구성에서, 두번째 디코딩 수단 2와 홀딩수단 3이 공통 제어신호 C에 응답하기 때문에, 홀딩수단 3의 홀딩결과 B2는 어드레싱 정보 B1이 현재의 단계에서 디코드된 정보를 지시할 때 앞단에서 디코드된 저옵를 지시한다.

그러므로, 동작코드에 의하여 체크된 어드레싱 필드가 동작코드가 연결되기 전에 배열되는 명령의 트레인을 디코드하고 실행하는데 있어서, 어드레싱 정보 B1 또는 홀딩 결과 B2를 기초로 검출수단 4에 의하여 미정의 어드레싱을 체크할 수 있다. 즉, 종래의 기술에서 볼 수 있는 바와 같이 오퍼랜드의 체크를 위하여 특별한 사이클을 설정할 필요가 없고 따라서 현재의 단에서 동작코드를 디코드하므로써 앞단에서 정의된 어드레싱의 금지 규정을 체크하는 것이 가능하다. 따라서, 본 발명의 데이타 처리기는 그의 명령실행을 저하시키지 않고 각 명령에 대한 미정의 어드레싱을 체크할 수 있다.

다음, 본 발명의 바람직한 실시예가 제2도 내지 9c도에 의거하여 설명될 것이다 .

제2도는 본 발명의 실시예에 따른 마이크로 프로세서의 일반적인 구성을 나타내는 기능 블록도이다.

본 실시예에 다른 마이크로 프로세서는 예외처리 제어기 10, 명령버퍼 11, 디코더 12, 파이프라인 제어기 13 및 마이크로 프로그램 14를 가지는 명령제어수단 IC, 어드레스 발생기 15, 동작수단 16 및 레지스터 파일 17을 가지는 명령 실행수단 IE, 명령 액세스 제어기 18과 오퍼랜드 액세스 제어기 19를 가지는 메모리 제어 수단 MC 및 어드레스 제어기 20, 버스관리 제어기 21 및 데이타 송신과 수신수단 22를 가지는 버스제어수단 BC를 포함한다. 명령 실행수단 IE, 메모리 제어수단 MC 및 버스제어수단 BC의 구성과 동작이 본 발명과 직접 관련되지 않기 때문에 그의 설명은 생략한다.

다음, 명령제어수단 IC의 디코더 12의 구성이 제3도에 의거하여 설명될 것이다 .

상기 디코더 12는 첫번째 명령 디코딩 수단 31, 두번째 명령 디코딩 수단 32, 명령의 종류와 관계없는 어드레싱 필드(제9도의 오퍼랜드 필드 OPD에 대응하는)를 디코드하기 위한 어드레싱 디코딩 수단 33, 다음 단 변이 요구 디코딩 수단 34, 다단 간접 모드 디코딩 수단 35, 명령단을 제어하고 각 디코딩 수단의 출력을 연속적으로 선택하기 위한 디코딩 시퀀스 36, 디코딩 시퀀서 36의 제어하에서 첫번째와 두번째 명령 디코딩 수단 31과 33의 출력중의 하나를 선택하기 위한 선택기 37, 버스 QB로 부터 데이타를 수신하기 위한 레지스터 입력수단 38, 내부클럭 ψ3에 응답하여 레지스터 입력수단 38의 출력을 통과시키기 위한 레지스터 출력수단 39, 디코딩 시퀀스 36으로 부터 제어신호 ψ1에 응답하고 디코딩 수단의 입력쪽에 배치되는 래치 41 내지 46 및 디코딩 시퀀스 36으로 부터 제어신호 ψ3에 응답하고 디코딩 수단의 출력쪽에 배치되는 래치 47 내지 50을 포함한다.

더욱이, 디코더 12는 제어신호 ψ3에 응답하여, 래치 49를 통하여 어드레싱 디코딩 수단 33으로 부터보내진 어드레싱 정보 ADG를 홀딩하기 위한 홀딩회로 60과 래치 47과 48을 통하여 명령 디코딩 수단 31과 32로 부터 보내진 명령 태그정보 IC, 홀딩회로의 출력 ADG1을 기초로 명령에 대한 미정의 어드레싱, 및 어드레싱 정보 ADG를 검출하기 위한 예외 검출수단 61을 포함한다.

디코더 12는 제9a도 내지 9e도에 도시된 것과 같은 포멧을 가지는 가변길이의 명령 트레인을 16비트의 단위로 디코드한다. 가변길이의 명령 트레인은 명령버퍼 11로 부터 디코더 12에 버스 QB를 통하여 공급된다. 디코더는 구성요소로 명령을 분리하고, 디코딩 시퀀스 36에 의하여 설정된 단에 따라 제어신호 ψ1에 응답하여 버스 QB로 부터 데이타(가변길이의 명령트레인)를 래치하여, 제어신호 ψ3에 응답하여 디코드된 결과를 제공한다. 즉, 디코더 12는 공급된 명령의 포멧, 어드레싱 모드 등을 디코드하고, 파이프라인 제어정보, 오퍼랜드 어드레스 계산정보 및 데이타 처리를 위하여 필요한 마이크로 프로그램 어드레스 등의 제어정보를 발생한다.

제9a도 내지 9e도에서, 참조문자 OPD는 오퍼랜드 설정부, 참조문자 EX는 확장부, 참조문자 OP는 명령 코드부, 참조문자 R은 레지스터 설정부, 참조문자 S는 오퍼랜드 크기 설정부 참조문자 #1는 순간 값, 참조 문자 OISP는 변위부를 나타낸다.

더욱이, 디코더 12(특히, 홀딩회로 60과 예외 검출수단 61)는 다음과 같은 기능을 갖는다.

어드레싱 디코딩 수단 33에 대한 래치 49와 홀딩회로 60이 공통 제어신호 ψ3에 응답하여, 어드레싱 정보 ADG가 현재의 단에서 디코드된 정보를 지시하면, 홀딩회로 60의 출력 ADG 1은 앞단에서 디코드된 정보를 표시한다. 예를들면, 제9b도에 도시된 바와 같이 2개의 오퍼랜드를 포함하는 명령 트레인을 디코드하는데 있어서, 홀딩회로 60의 출력 ADG 1이 첫번째 오퍼랜드의 어드레싱 필드로 부터 디코드된 정보를 포함하면, 명령 태그정보 IC는 두번째 오퍼랜드에 대한 동작코드로 부터 디코드된 정보를 포함하고 어드레싱 정보 ADG는 두번째 오퍼랜드의 어드레싱 필드로 부터 디코드된 정보를 포함한다.

그러므로, 명령 태그 정보 IC가 앞단에서 디코드된 어드레싱 필드의 정의되지 않은 어드레싱을 체크하기 위한 명령이라는 것을 나타내면, 예의 검출수단 61은 홀딩회로 60의 출력 ADG 1을 기초로 미정의 어드레싱을 검출할 수 있다. 또한 명령 태그 정보 IC가 현재의 단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령이라는 것을 표시하면, 예외 검출수단 61은 어드레싱 디코딩 수단 33으로 부터 어드레싱 정보 ADG를 기초로 미정의 어드레싱을 검출할 수 있다.

다음, 제3도의 디코더의 주요부 즉, 어드레싱 디코딩 수단 33과 예외 검출수단 61의 주변부가 제4도의 5도에 의거하여 설정된다.

첫째, 제4도에서, 참조문자 REG는 레지스터 직접 지시신호, ADDM은 다만 간접모드 지시신호, IMM은 순간 값 신호, SP는 스택포인터 지시신호, MEM은 메모리 간접 지시신호를 나타낸다. 이들 신호는 어드레싱 디코딩 수단 33에 의하여 디코드된 정보의 일부이다. 또한 참조문자 OPIL은 첫번째 동작코드(예를 들면, 제9b도의 첫번째 명령코드 필드 OP)를 디코드 한 후 제공된 래치신호, EAV2는 두번째 유효 어드레스싱 필드가 동시에 디코드될 때 인가된 제어신호를 나타낸다.

제4도의 회로는 제어신호 ψ1과 래치신호 OPIL에 응답하는 NAND 게이트 40 1, NAND 게이트 401의 출력에 응답하는 인버터 402, 제어신호 ψ3에 응답하는 인버터 403, 인버터 403의 출력에 응답하는 인버터 404, 제어신호 EAV2에 응답하는 인버터 405, 레지스터 직접 지시신호 REG에 응답하는 인버터 411, NAND 게이트 401의 출력(그리고 그의 반전된 신호)에 응답하여 인버터 411의 출력을 래치하기 위한 래치회로 412, 제어신호 ψ3(그리고 그의 반전된 신호)에 응답하여 래치회로 412의 출력을 래치하기 위한 래치회로 413, 래치회로 413의 출력과 제어신호 EAV2에 응답하는 입력 반전형의 AND 게이트 414, 인버터 405와 411의 출력에 응답하는 입력 반전형의 AND 게이트 415, AND 게이트 414와 415의 출력에 응답하는 OR 게이트 426, O R 게이트 416의 출력에 응답하는 인버터 417, 인버터 417의 출력에 응답하여 어드레싱 정보 REGSL 1을 제공하기 위한 인버터 418, 추가된 모드 지시신호 ADDM에 응답하는 인버터 421, 인버터 421의 출력에 응답하여 어드레싱 정보 ADDMSL 2를 제공하기 위한 인버터 422, NAND 게이트 401의 출력(그리고 그의 반전된 신호)에 응답하여 인버터 421의 출력을 래치하기 위한 래치회로 423, 제어신호 ψ3(그리고 그의 반전된 신호)에 응답하여 래치회로 423의 출력을 래치하기 위한 래치회로 424, NAND 게이트 401의 출력(그리고 그의 반전된 신호)에 응답하여 순간 값 신호 IMM을 래치하기 위한 래치회로 425, 제어신호 ψ3(와 그의 반전된 신호)에 응답하여 래치회로 425의 출력을 래치하기 위한 래치회로 426, 래치회로 424와 426의 출력에 응답하는 OR 게이트 427, OR 게이트 427의 출력에 응답하는 NAND 게이트 428, NAND 게이트 428의 출력에 응답하여 어드레싱 정보 ADDIMM 1을 제공하기 위한 인버터 429, 스택포인터 지시신호 SP에 응답하는 인버터 431, NAND 게이트 401의 출력(그리고 그의 반전된 신호)에 응답하여 인버터 431의 출력을 래치하기 위한 래치회로 432, 제어신호 ψ3(그리고 그의 반전된 신호)에 응답하여 래치회로 432의 출력을 래치하기 위한 래치회로 433, 래치회로 433의 출력과 인버터 405의 출력에 응답하는 NAND 게이트 434, NAND 게이트 434의 출력에 응답하여 어드레싱 정보 ASPSL 1을 제공하기 위한 인버터 435, 메모리 간접 지시신호 MEM에 응답하는 인버터 441, 인버터 441의 출력에 응답하여 어드레싱 정보 MEMSL 2를 제공하기 위한 인버터 442, NAND 게이트 401의 출력(그리고 그의 반전된 신호)에 응답하여 인버터 441의 출력을 래치하기 위한 래치회로 443, 제어신호 ψ3(와 그의 반전된 신호)에 응답하여 래치회로 443의 출력을 래치하기 위한 래치회로 444, 래치회로 444의 출력과 인버터 405의 출력에 응답하는 N AND 게이트 445 및 NAND 게이트 445의 출력에 응답하여 어드레싱 정보 MEMSL 1을 제공하기 위한 인버터 446을 포함한다.

다음, 예외 검출수단 61은 명령 태그 정보신호 IC3 내지 IC0에 각각 응답하는 인버터 401 내지 504, 인버터 501 내지 504의 출력에 각각 응답하는 인버터 505 내지 508, 인버터 507 내지 505의 출력에 응답하는 NAND 게이트 511, 인버터 507과 508의 출력에 응답하는 OR 게이트 512, OR 게이트 512의 출력과 인버터 501의 출력에 응답하는 NAND 게이트 513, 인버터 506과 507의 출력에 응답하는 NAND 게이트 514, 인버터 501, 504 및 507의 출력에 응답하는 NAND 게이트 515, NAND 게이트 511과 513의 출력에 응답하는 입력 반전형의 OR 게이트 516, NAND 게이트 511, 5 13 및 514의 출력에 응답하는 입력 반전형의 OR 게이트 517, 인버터 501과 504의 출력에 응답하는 입력 반전형의 OR 게이트 518, OR 게이트 518의 출력과 NAND 게이트 514의 출력(반전된 입력)에 응답하는 AND 게이트 519, NAND 게이트 511, 513 및 515의 출력에 응답하는 입력 반전형의 OR 게이트 520, NAND 게이트 515의 출력과 인버터 502의 출력에 응답하는 입력 반전형의 OR 게이트 521, 인버터 502와 503의 출력에 응답하는 입력 반전형의 OR 게이트 522, OR 게이트 520, 521 및 522의 출력과 어드레싱 정보신호 MEMSL 1, ADDIMM 1, REGSL 1, ASPSL 1, MEMSL 2 및 ADDMSL 2에 응답하는 AND 게이트 531 내지 536, AND 게이트 531 내지 534의 출력에 응답하는 NOR 게이트 537, AND 게이트 535와 536의 출력에 응답하는 NOR 게이트 538, NOR 게이트 537과 538의 출력에 응답하는 입력 반전형의 OR 게이트 539 및 제어신호 T1(제6도의 예의 제어신호 ψ1)에 응답하여 OR 게이트 539의 출력을 래치하고, 지정된 명령 예의 지시신호 RAME을 제공하기 위한 래치회로 540을 포함한다.

본 실시예에 적용된 명령 트레인의 일부가 제9b도에 도시된 바와 같이 2개의 오퍼랜드를 포함하고, 각 명령에 대하여 지시된 소오스 오퍼랜드의 어드레싱 모드의 미정의 어드레싱은 소오스 오퍼랜드후에 디코드된 오퍼랜드 코드에 의하여 결정된다. 이와 같은 경우와 관련된 명령 코드의 종류가 제7도에 도시된다. 도면에서, 참조문자 COP- CTL, COP-BCC, …는 프로세서 명령을, EA는 유효 어드레싱을, HW는 하프-워드(1 6비트로 구성된 하나의 하프-워드)를 나타낸다.

미정의 어드레싱에 대한 다른 체크 규정을 갖는 제7도에 도시된 명령의 종류에 대하여 명령 태그 정보 피스(piece) IC3 내지 IC0가 할당된다. 명령의 종류가 동일할 때, 정보 피스는 첫번째와 두번째 명령 디코딩 수단 31과 32에 의하여 제공된다. 제8도는 본 실시예에 적용된 명령의 금지 패턴을 나타낸다.

설명하기 전에, 어드레싱 디코딩 수단 33은 명령의 종류와 상관없는 어드레싱 필드를 디코드하고, 레지스터 직접 지시신호 REG, 추가된 모드 지시신호 ADDM, 스택 포인터 지시신호 SP 및 간접 지시신호 MEM을 제공한다. 이들 신호는 소오스 어드레싱 디코딩 단이 제어신호 ψ1에 응답하는 동안 제4도의 회로에 의하여 래치되고, 그안에서 홀드된다. 다음, 두번째 동작코드가 디코드되고, 명령 태그 정보신호 IC3 내지 IC 0가 입력될 때, 제5도의 회로는 어드레싱 필드가 미정의 어드레싱인지 아닌지를 체크한다.

제6도는 소오스 오퍼랜드로서 #iMM2(iMM2, iMM3)의 순간 값을 지정하는 COP-VOP(CO-프로세서 동작-백터 오퍼레이션)의 동작 타이밍도를 나타낸다.

제6도에 도시된 바와 같이, 단 OP1에 제공된 어드레싱 정보는 래치신호 OPIL에 응답하여 홀드되고 끝단 OP2에서 디코드된다. 디코드된 정보는 명령 디코딩 수단 31과 32에 의하여 제공된 명령 태그 정보신호 IC3 내지 IC0에 따라 체크된다. 단 OP3에서, 지정된 명령 예외 지시신호 RAME는 제어신호 ψ1에 응답하여 발생되고 예외 처리 제어수단 10에 전달된다.

상술된 바와 같이, 본 발명에 따라, 동작코드에 의하여 체크되는 어드레싱 필드가 관련 동작코드 앞에 배치된 명령 트레인을 데이타 프로세서가 디코드하는 경우, 즉 명령 태그 정보 IC가 앞단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령이라는 것을 지시하면, 예외 검출수단 61은 홀딩회로 60의 출력 ADG1을 기초로 미정의 어드레싱을 검출한다. 그러므로, 종래 기술에서 볼 수 있는 바와 같이 오퍼랜드를 체크하기 위한 특별한 사이클을 설정할 필요가 없고 현재의 단에서 동작코드를 디코드하므로써 앞단에서 정의된 어드레싱의 금지규정을 체크할 수 있다. 결과적으로, 데이타 프로세서의 명령 실행을 저하시키지 않고 각 명령에 대한 미정의 어드레싱을 체크할 수 있다.

본 발명의 하나의 실시예로 서술되었을지라도, 이 분야에서 숙련된 사람은 본 발명의 다른 실시예와 수정을 그의 본질적인 특징 또는 정신으로 부터 벗어나지 않고 행할 수 있다.

Claims

명령 코드 필드와 대응하는 어드레싱 필드의 다수의 셋트를 포함하는 명령 트레인을 디코드하고 실행하는 데이타 프로세서에 있어서, 명령 코드 필드와 대응하는 어드레싱 필드를 디코드하고, 소정의 주파수로 발생된 제어신호에 응답하여 명령 태그 정보와 어드레싱 정보를 각각 출력하기 위한 디코딩 수단, 디코딩 수단으로 부터 공급된 어드레싱 정보를 홀딩하고, 상기 제어신호에 응답하여 홀딩 결과를 출력하기 위한 것으로서 디코딩 수단에 동작가능하게 연결된 홀딩수단, 그리고 명령 태그 정보가 앞단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령이라는 것을 나타내는지 아니면 현재의 단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령이라는 것을 나타내는지를 판정하고, 판정 결과를 기초로 미정의 어드레싱을 검출하기 위한 것으로, 디코딩 수단과 홀딩수단에 연결된 검출수단으로 이루어지는 데이타 프로세서.
청구범위 제1항에 있어서, 상기 명령 태그 정보가 앞단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령이라는 것을 나타내면, 상기 검출수단은 상기 홀딩 결과를 기초로 미정의 어드레싱을 검출하고, 명령 태그 정보가 현재의 단에서 디코드된 어드레싱 필드의 미정의 어드레싱을 체크하기 위한 명령이라는 것을 나타내면, 검출수단은 상기 어드레싱 정보를 기초로 미정의 어드레싱을 검출하는 데이타 프로세서.
청구범위 제2항에 있어서, 상기 디코딩 수단이 명령 코드 필드를 디코드하고, 소정의 주파수로 발생된 상기 제어신호에 응답하여 명령 태그 정보를 출력하기 위한 첫번째 디코딩 수단과 어드레싱 필드를 디코드하고 제어신호에 응답하여 어드레싱 정보를 출력하기 위한 두번째 디코딩 수단을 포함하는 데이타 프로세서.
청구범위 제3항에 있어서, 상기 디코딩 수단이 다음단에 동작모드를 전달하기 위한 수단, 가변길이 명령 트레인에 포함된 추가 정보를 디코드하기 위한 수단 및 명령 코드의 현재 디코딩 단을 형성하고 디코딩 단에 따라 첫번째와 두번째 디코딩 수단, 전달 수단 및 추가 디코딩 수단의 각 출력을 연속적으로 선택하기 위한 제어수단을 포함하고, 그것에 의하여 상기 검출수단이 미정의 어드레싱의 검출을 지시하는 신호를 출력하는 데이타 프로세서.
청구범위 제4항에 있어서, 첫번째와 두번째 디코딩 수단, 전달수단 및 추가 디코딩 수단에 입력되고 그곳으로 부터 출력되는 각각의 정보를 래치하기 위해 상기 디코딩 수단이 상기 제어수단의 제어클럭에 응답하는 수단을 포함하는 데이타 프로세서.