JPS6334643A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＬＳＩ化された情報処理装置における設計上
の障害の回避に関する。

（従来の技術） ＬＳＩ化された情報処理８Ａ置においては、設計上の障
害が発生すると、その問題点を解決するためにＬＳＩの
再製作が必要である確率が高い。いっぽう、比較的ター
ンアラウンドタイムが短いゲートアレイ方式であっても
、ＬＳＩの再餐作はＳＳＩ技術に比べて長期間全要し、
装置の開発評価期間に与える影響は非常に太きい。

（発明が解決しようとする問題点〕 上述した従来０ＬＳＩ化され次情報処理装宣ではターン
アラウンドタイムが長い九め、評価上円滑に進めるには
、再製作全必要とするＬＳＩハードウェアの設計上の障
害全回避する手段が必要であると云う欠点がある。

本発明の目的は、命令語會解絖し℃特定条件ｋｍ出でき
るようにしておくとともに特定条件を命令に対応して変
更できるようにセットしておき、特定条件が横出さｎる
と予め定められた王メモリ領域の命令語七央行して、特
定条件の検出された命令語の機能？代行することによっ
て上記欠点ケ除去し、ターンアラウンドタイムを迫縮で
きるように構成した情報処理装置で提県することにある
。

（問題点を解決するための手段） 本発明による情報処理装置は条件検出手段と、ＲＡＭ手
段と、実行手段とを具備して構成したものである。

条件検出手段は、命令語全解読して特定条件を検出する
ためのものである。

ＲＡＭ手段は、Ｂｆ！ｆ定条件七命令語に対ｚして変更
できるようにセットする九めのものである。

実行手段は、特定条件が検出されると予め定められた主
メモリ領域からの命令語全解読して、特定条件の検出さ
れた命令語の機能全代行する几めのものである。

（実　施例） 次に、本発明について図面上参照して説明する。

第１図は、本発明による情報処理装置の一実施例の命令
制御部を示すブロック図である。第１図において、１は
命令レジスタ、２はインデクスレジスタ、３はセグメン
トレジスタ、４はデコーダ、５はアドレスアダ、６は仮
想アドレスレジスタ、７はＴＬＢ、８は制御回路、９は
命令カウンタ、１０はカウンタ、１１．１２はそれぞれ
切替え回路である。

第１図において、命令レジスタｌはキャッシュメモリ（
図示していない。）からの読出しデータ音セットする几
めの命令レジスタであり、インデクスレジスタ２は命令
レジスタｌにセットされ之命令語の指定に従い、オペラ
ンドアドレス計算時のアドレス修飾に使用される。セグ
メントレジスタ３はセグメントディスクリブタが格納さ
れており、命令レジスタｌにセットされた命令語の指定
に従い、仮想オペランドアドレスの計算に使用される。

アドレスアダ５は命令レジスタ１．インデクスレジスタ
２、ならびにセグメントレジスタ３の内容音入力し、仮
想アドレスを計算する。計算された仮想アドレスは仮想
アドレスレジスタ６にセットされ、ＴＬＢ７により実ア
ドレスにｆ換されてキャッシュメモリに送出される。デ
コーダ４は命令レジスタｌにセットされた命令コード、
ならびにアドレス計算指定フィールドを解読し、トラッ
プ条件全検出する。

命令の取出しは命令カウンタ９の指定に従って行われ、
命令取出し要求が送出されるごとにカウンタｌＯ會介し
て命令カウンタ９の内容は１づつ増分される。分岐命令
の実行時や初期設定時には、命令カウンタ９は演算処理
部（図示されていない。）より初期設定される。

命令レジスタ１にセットされた命令によりデコーダ４で
トラップ条件が検出されると、次の命令を指定するよう
補正した後にあらかじめ定められたメモリ領域に命令カ
ウンタ９の内容上セーブし、あらかじめ定められｔ領域
から新しい値’ｋｊｌ１２出して命令カウンタ９にセッ
トする。

この状態で情報処理装置はトラップモードに入り、セグ
メントレジスタ３のトラップセグメントディスクリブタ
が命令セグメントとして使用される。このディスクリブ
タは、トラップモード以外では使用されない。トラジブ
セグメントには、初期設定時にトラップを生じた命令機
能を別の基本命令の組合せで代行するような命令の組会
せｔセットしておく。これによって、上記セグメントに
制御？分岐することにより、トラップ七発生し念命令機
能七処理する。

いっぽう、トラップセグメントでの命令実行時には、オ
ペランドとしてトラップされ九命令の命令セグメントに
アクセスしなければならない場合がある。この究め、上
記命令セグメントからオペランド會取出すロード命令が
追加されている。この命令は、オペランドセグメントデ
ィスクリブタとして、トラップを発生し次命令セグメン
トディスクリブタ七使用するものである。オペランドセ
グメントディスクリブタは、トラップモードでも任意に
アクセスすることができる。

トラップセグメントの命令群の最後には、命令カウンタ
９の内容ｔセーブ領域から取出してセットするとともに
、トラップモードを解除するための命令が用意されてい
る。

第２図は、第１図のデコーダ４ケ詳細に示すブロック図
である。第２図において、２０はランダムアクセスメモ
リ（以後、ＲＡＭと称する。）、２１はデコーダ、２２
は条件検出回路である。

デコーダ４は命令レジスタ１にセットされた命令コード
でアクセスされるＲＡＭ２０と、命令レジスタｌにセッ
トされたアドレス修飾音指定するフィールドを解読する
ためのデコード回路２１と、デコード回路２１の出力上
入力し℃トラップ条件を検出するための条件検出回路２
２とから構成されている。ＲＡＭ２０は命令コードに対
応して複数ビットのエントリを有し、デコード回路２１
の出力と組合せてＲＡＭ２０の適当なビット？１１−セ
ットすれば、任意のアドレス修飾指定と命令コードとの
組合せにより条件？検出することができる。

第３図は、第２図の条件検出回路２２’に詳細に示すブ
ロック図である。第３図において、２４〜２７はそれぞ
れＮＡＮＤゲート、２８は０凡ゲートである。信号ｉ６
０〜６４はそれぞれ１−ＬＡＭ２Ｑの出力信号線であり
、信号線７１〜７３はデコード回路２１の出力である。

ＮＡＮＤゲート２５〜２７は信号線６２〜６４？介して
送出される特定の命令に対応する出力信号と、信号線７
１〜７３’、（弁して送出されるアドレス修飾条件とに
よりトラップ条件７を検出する。

ＮＡＮＤゲート２４〜２７は特定の命令の組会せ条件を
険出する。これらの検出され之各条件の論理和はＯＲゲ
ート２８により求められ、信号線７４ケ弁してプロセサ
に報告される。

ＲＡＭ２０の内容はトラップ条件に応じて装置に電源投
入時、あるいはリセット時に初期設定の一環としてセッ
トされる。

本実施例では、命令コード、アドレス・１６筒フイール
ド、および命令の組合せによってトラップ条件に！出し
又いるが、マスタモード／スレーブモードなどの条件が
利用できることは明らかである。

（発明の効果） 以上説明したように本発明は、命令を特定の条件でドラ
ッグして特定領域にある命＠＃盆芙行することにより、
設計上の障害全回避することができると云う効果がある
。

【図面の簡単な説明】

第１図は、本発明による情報処理装置の一実施例に示す
ブロック図である。 第２□□□および第３図は、第１図に示すデコーダの詳
細？示すブロック図である。 １・・・命令レジスタ ２・・・インデクスレジスタ ３・・・セグメントレジスタ　　４・・・デコーダ５・
・・アドレスアダ ６・・・仮想アドレスレジスタ　　７・・・ＴＬＢ８・
・・制御回路　　　９・・・命令カウンタｌＯ・・・カ
ウンタ　　１１．１２・・・切替え回路２０・・・ＲＡ
Ｍ　　　　２１−・・デコード回路２２・・・条件構出
回路 ２３・・・フリップフロッグ ２４〜２７・・・ＮＡＮＤゲート ２８・・・Ｕ）ｔゲート ６０〜６４．７１〜７４・・・信号線 ２２図 ２３図

Claims (1)

【特許請求の範囲】
1. 命令語を解読して特定条件を検出するための条件検出手
   段と、前記特定条件を前記命令語に対応して変更できる
   ようにセットするためのＲＡＭ手段と、前記特定条件が
   検出されると予め定められた主メモリ領域からの前記命
   令語を実行して前記特定条件の検出された命令語の機能
   を代行するための実行手段とを具備して構成したことを
   特徴とする情報処理装置。