JPS615357A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS615357A JPS615357A JP59117110A JP11711084A JPS615357A JP S615357 A JPS615357 A JP S615357A JP 59117110 A JP59117110 A JP 59117110A JP 11711084 A JP11711084 A JP 11711084A JP S615357 A JPS615357 A JP S615357A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８）産業上の利用分野
本発明は、バッファメモリと、該バッファメモリに対す
るブロック単位のブリフェッチ機能を有するデータ処理
装置において、該バッファメモリに、フェッチ要求をし
ているアドレスに対応するデータブロックが存在しなか
った時のブリフェッチ機能に関する。
るブロック単位のブリフェッチ機能を有するデータ処理
装置において、該バッファメモリに、フェッチ要求をし
ているアドレスに対応するデータブロックが存在しなか
った時のブリフェッチ機能に関する。
通常、バッファメモリを有するデータ処理装置における
プリフェッチ機能は、ムーブ命令のように連続したデー
タを効率良くアクセスする場合に、先にムーブインされ
てきたデータが処理される前に、主記憶装置に対して次
のデータブロックを予めバッファメモリにフェッチして
おき、中央処理装置から見た主記憶装置に対する見掛は
上のアクセスタイムを短縮させようとするものである。
プリフェッチ機能は、ムーブ命令のように連続したデー
タを効率良くアクセスする場合に、先にムーブインされ
てきたデータが処理される前に、主記憶装置に対して次
のデータブロックを予めバッファメモリにフェッチして
おき、中央処理装置から見た主記憶装置に対する見掛は
上のアクセスタイムを短縮させようとするものである。
然して、例えばパイプライン方式で主記憶装置に対する
メモリアクセスが行われているデータ処理装置において
、上記主記憶装置に対するブリフェッチを行う場合、例
えば２サイクルパイプライン制御装置のように、命令と
オペランドとを交互に、該パイプラインに取り込んでい
るような場合には、命令の取り込みに対して空きサイク
ルがある場合があることに着目して、該空きサイクルを
使用してブリフエ・ノチを行ってきた。
メモリアクセスが行われているデータ処理装置において
、上記主記憶装置に対するブリフェッチを行う場合、例
えば２サイクルパイプライン制御装置のように、命令と
オペランドとを交互に、該パイプラインに取り込んでい
るような場合には、命令の取り込みに対して空きサイク
ルがある場合があることに着目して、該空きサイクルを
使用してブリフエ・ノチを行ってきた。
然しながら、最近のパイプライン制御のデータ処理装置
においては、パイプラインの有効利用が行われるように
なり、従来のように空きサイクルを使用してブリフェッ
チを行うことが困難になってきた為、効果的なブリフェ
ッチ機構が要求されるようになってきた。
においては、パイプラインの有効利用が行われるように
なり、従来のように空きサイクルを使用してブリフェッ
チを行うことが困難になってきた為、効果的なブリフェ
ッチ機構が要求されるようになってきた。
（ｂｌ 従来の技術
従来のバックアメモリを有するデータ処理装置において
は、該バッファメモリに対してフェッチ要求を行い、タ
グ部で必要とするデータプロ・ツクが、当該バッファメ
モリに存在しないことが検出された時、ブロックフェッ
チ要求が主記憶装置に対して送出される。
は、該バッファメモリに対してフェッチ要求を行い、タ
グ部で必要とするデータプロ・ツクが、当該バッファメ
モリに存在しないことが検出された時、ブロックフェッ
チ要求が主記憶装置に対して送出される。
その為、該主記憶装置から当該データブロックが転送さ
れてくる迄の間、上記データ処理装置においては、“デ
ータ待ち”となる制御形態をとっていた。
れてくる迄の間、上記データ処理装置においては、“デ
ータ待ち”となる制御形態をとっていた。
第２図はパイプライン制御のデータ処理装置において、
バッファメモリをアクセスして、必要とするデータブロ
ックが存在しないことが検出された時の動作の概略をタ
イムチャート的に示したもので、横軸は演算サイクルタ
イムの時間経過（Ｔ。
バッファメモリをアクセスして、必要とするデータブロ
ックが存在しないことが検出された時の動作の概略をタ
イムチャート的に示したもので、横軸は演算サイクルタ
イムの時間経過（Ｔ。
〜Ｔｎ）を示し、縦軸はある演算サイクルにおいて、主
記憶装置をアクセスするアクセスパイプラインで処理さ
れている処理ステージを示しており、例えば、 Ｐニブライオリティ・サイクルで、アクセスパイプライ
ンに対する優先制御を行う。
記憶装置をアクセスするアクセスパイプラインで処理さ
れている処理ステージを示しており、例えば、 Ｐニブライオリティ・サイクルで、アクセスパイプライ
ンに対する優先制御を行う。
Ｂ：バッファ・サイクルで、タグ部における一致検出処
理を行う。
理を行う。
Ｒ：リザルト・サイクルで、上記Ｂステージで、当該バ
ックアメモリに必要とするデータブロックが存在しない
時には、主記憶装置に対してブロックフェッチを行い、
存在する時は該バックアメモリからデータブロックを読
み出す処理を行う。
ックアメモリに必要とするデータブロックが存在しない
時には、主記憶装置に対してブロックフェッチを行い、
存在する時は該バックアメモリからデータブロックを読
み出す処理を行う。
もので、上記アクセスパイプライン（但し、ロードパイ
プライン）においては、上記Ｐ、Ｂ、Ｒの３ステージで
一連の処理を完了する。そして、各ステージ記号に付け
られている数字は、メモリに対するアクセス要求の順序
番号を示しているものとする。
プライン）においては、上記Ｐ、Ｂ、Ｒの３ステージで
一連の処理を完了する。そして、各ステージ記号に付け
られている数字は、メモリに対するアクセス要求の順序
番号を示しているものとする。
本図から明らかな如く、演算サイクルタイムＴＯにおい
ては、当該アクセスパイプラインは、アクセス要求番号
１のＰステージ記号のみしか実行していないが、例えば
演算サイクルタイムＴ３においては、 アクセス要求番号４のＰステージ記号と、アクセス要求
番号３のＢステージ記号と、アクセス要求番号２のＲス
テージＲ２と、を同時に実行していることが分かる。
ては、当該アクセスパイプラインは、アクセス要求番号
１のＰステージ記号のみしか実行していないが、例えば
演算サイクルタイムＴ３においては、 アクセス要求番号４のＰステージ記号と、アクセス要求
番号３のＢステージ記号と、アクセス要求番号２のＲス
テージＲ２と、を同時に実行していることが分かる。
又、アクセス要求番号１の処理はＴＯで始まり、Ｔ２で
終了し、アクセス要求番号３の処理はＴ２で始まりＴ４
で終了して、それぞれ当該アクセスパイプラインから抜
は出していく。
終了し、アクセス要求番号３の処理はＴ２で始まりＴ４
で終了して、それぞれ当該アクセスパイプラインから抜
は出していく。
今、Ｔ４サイクルにおいて、アクセス要求番号４のＢス
テージにおいて、当該アクセスが必要とするデータブロ
ックが存在しないこと（即ち、ノンヒント）が検出され
たとすると、次の１５サイクルにおいて、主記憶装置に
対するブロックフェッチ要求’ＢＦ’を送出する結果、
主記憶装置から当該データブロックが転送されてくる迄
、該アクセス要求を出した中央処理装置は、以後のアク
セスパイプラインにおける処理を中断せざるを得なかっ
た。
テージにおいて、当該アクセスが必要とするデータブロ
ックが存在しないこと（即ち、ノンヒント）が検出され
たとすると、次の１５サイクルにおいて、主記憶装置に
対するブロックフェッチ要求’ＢＦ’を送出する結果、
主記憶装置から当該データブロックが転送されてくる迄
、該アクセス要求を出した中央処理装置は、以後のアク
セスパイプラインにおける処理を中断せざるを得なかっ
た。
（Ｃ） 発明が解決しようとする問題点即ち、バック
アメモリに必要とするデータブロックが存在しないこと
が検出されたＴ５サイクルにおいては、アクセスパイプ
ラインで実行されていたＢ５．Ｐ６の処理はキャンセル
され、該アクセスパイプラインは空きの状態となってし
まい、該アクセスパイプラインを有効に生かしていない
と云う問題があった。
アメモリに必要とするデータブロックが存在しないこと
が検出されたＴ５サイクルにおいては、アクセスパイプ
ラインで実行されていたＢ５．Ｐ６の処理はキャンセル
され、該アクセスパイプラインは空きの状態となってし
まい、該アクセスパイプラインを有効に生かしていない
と云う問題があった。
上記の例はパイプライン制御のデータ処理装置での問題
であるが、一般のデータ処理装置においても、同様の“
待ち”が発生し、主記憶装置から当該データブロックが
転送されてくる迄の間、空き時間が生じてしまうと云う
問題があった。
であるが、一般のデータ処理装置においても、同様の“
待ち”が発生し、主記憶装置から当該データブロックが
転送されてくる迄の間、空き時間が生じてしまうと云う
問題があった。
本発明は上記従来の欠点に鑑み、上記従来技術によるデ
ータ処理装置で発生していた空きサイクルを有効利用す
ることにより、バックアメモリにおける“ノンヒツトを
少なくし、同時に主記憶装置に対して連続した２データ
ブロツクに対するブロックフェッチを行う方法を提供す
ることを目的とするものである。
ータ処理装置で発生していた空きサイクルを有効利用す
ることにより、バックアメモリにおける“ノンヒツトを
少なくし、同時に主記憶装置に対して連続した２データ
ブロツクに対するブロックフェッチを行う方法を提供す
ることを目的とするものである。
＋ｄｌ 問題点を解決する為の手段
そしてこの目的は、バッファメモリに対するフェッチを
行って、該バッファメモリ中に当該データブロックが存
在しないことが検出された際、当該フェッチ要求のアド
レスのデータブロックに対する転送要求動作と並行に、
上記フェッチ要求のアドレスに１ブロツク分のアドレス
を加算したアドレスでブリフェッチを行うようにして、
主記憶装置上の連続した２データブロック分のブロック
に対するブロックフェッチを行う方法を提供することに
よって達成される。
行って、該バッファメモリ中に当該データブロックが存
在しないことが検出された際、当該フェッチ要求のアド
レスのデータブロックに対する転送要求動作と並行に、
上記フェッチ要求のアドレスに１ブロツク分のアドレス
を加算したアドレスでブリフェッチを行うようにして、
主記憶装置上の連続した２データブロック分のブロック
に対するブロックフェッチを行う方法を提供することに
よって達成される。
（ｅ） 作用
即ち、本発明によれば、上記“ノンヒント”に対応する
通常のブロックフェ・ンチ動作と並行して、該“ノンヒ
ツトを発生したアドレスのデータブロックに連続したデ
ータブロックに対してブリフェッチ動作を行うように制
御されるので、該”ノンヒツト”に起因するデータ処理
装置での空き時間を有効に利用して、バッファメモリに
対する上記“ノンヒツト率を低減できると共に、主記憶
装置上の連続した２データブロック分のブロックフェッ
チを行うことができる効果がある。
通常のブロックフェ・ンチ動作と並行して、該“ノンヒ
ツトを発生したアドレスのデータブロックに連続したデ
ータブロックに対してブリフェッチ動作を行うように制
御されるので、該”ノンヒツト”に起因するデータ処理
装置での空き時間を有効に利用して、バッファメモリに
対する上記“ノンヒツト率を低減できると共に、主記憶
装置上の連続した２データブロック分のブロックフェッ
チを行うことができる効果がある。
（ｆ） 実施例
以下本発明の実施例を図面によって詳述する。
第１図（イ）は本発明の一実施例をブロック図で示した
ものであり、（ロ）はバイブライン制御のデータ処理装
置での動作例をタイムチャートで示した図である。
ものであり、（ロ）はバイブライン制御のデータ処理装
置での動作例をタイムチャートで示した図である。
先ず、第１図（イ）によって、通常のフェッチ動作を説
明する。
明する。
命令制御部（以下ＩＵと云う）１よりのフェッチ要求Ｅ
ＡＧに対応するフェッチアドレスは、セレクタ２を通し
て実行アドレスレジスタ（ＥＡＲ） ３にセントされ、
バッファメモリ（ＢＳ） ６．及びバッファメモリ（Ｂ
Ｓ） ６のアドレス情報を保持しているタグ部賞。
ＡＧに対応するフェッチアドレスは、セレクタ２を通し
て実行アドレスレジスタ（ＥＡＲ） ３にセントされ、
バッファメモリ（ＢＳ） ６．及びバッファメモリ（Ｂ
Ｓ） ６のアドレス情報を保持しているタグ部賞。
（ＴＡＧ） ４をアクセスする。
タグ部（ＴＡＧ） ４．及び一致検出回路（ＭＣＩ）
５により、バッファメモリ（ＢＳ） ６上に、上記フェ
ッチに対するデータブロックが存在することが検出され
た場合、バッファメモリ（ＢＳ） ６からセレクタ７を
通して、当該データが読み出され、上記フェッチ要求（
ＥＡＧ）が命令の場合には１１１１に、オペランドの場
合には演算部（ＥＵ） ８に送出される。
５により、バッファメモリ（ＢＳ） ６上に、上記フェ
ッチに対するデータブロックが存在することが検出され
た場合、バッファメモリ（ＢＳ） ６からセレクタ７を
通して、当該データが読み出され、上記フェッチ要求（
ＥＡＧ）が命令の場合には１１１１に、オペランドの場
合には演算部（ＥＵ） ８に送出される。
タグ部（ＴＡＧ） ４．及び一致検出回路（ＭＣＩ）
５によって、バッファメモリ（ＢＳ） ６上に、上記デ
ータブロックが存在しないことが検出された時、上記フ
ェッチアドレスは実行アドレスレジスタ（ＥＡＲ） ３
からブロックフェッチ要求信号と共に、主記憶装置（以
下ＭＣＵと云う）１１に送出される。
５によって、バッファメモリ（ＢＳ） ６上に、上記デ
ータブロックが存在しないことが検出された時、上記フ
ェッチアドレスは実行アドレスレジスタ（ＥＡＲ） ３
からブロックフェッチ要求信号と共に、主記憶装置（以
下ＭＣＵと云う）１１に送出される。
ＭＣＵ １１から当該フェッチアドレスのデータブロッ
クが転送されてくると、そのデータをバッファメモリ（
ＢＳ） ６に登録し、アドレス情報をタグ部（ＴＡＧ）
４に登録するように制御される。（尚、登録の為の回
路は図示していない） 次に、本発明を実施した場合の動作を説明する。
クが転送されてくると、そのデータをバッファメモリ（
ＢＳ） ６に登録し、アドレス情報をタグ部（ＴＡＧ）
４に登録するように制御される。（尚、登録の為の回
路は図示していない） 次に、本発明を実施した場合の動作を説明する。
本発明においては、ｒＵ １からのフェッチ要求（ＩＩ
！ＡＧ）に対する上記通常のブロックフェッチ動作と並
行して、肛υ１１に対するブリフェッチ動作が行われる
。
！ＡＧ）に対する上記通常のブロックフェッチ動作と並
行して、肛υ１１に対するブリフェッチ動作が行われる
。
ＩＵ １からのフェッチ要求（ＥＡＧ）により、バッフ
ァメモリ（ＢＳ） ６．及びタグ部（ＴＡＧ） ４がア
クセスされ、タグ部（ＴＡＧ） ４．及び一致検出回路
（ＭＣＩ） ５において、バッファメモリ（ＢＳ） ６
上に、必要とするデータブロックが存在しないことが検
出された時（即ち、“ノンヒツトが生じた時）、上記通
常のブロックフェッチ動作と並行して、実行アドレスレ
ジスタ（ＥＡＲ） ３にセントされているＩＵ１からの
フェッチアドレスが加算器（ＩＮＣ） ９によって、１
データブロック分のバイト数〔本実施例においては、１
ブロツクが６４バイトとして説明する〕６４を加算して
、ブリフェッチボー） （ＰＰ ＰＯＲＴ） １０にセ
ットし、そのアドレスをセレクタ２を制御して実行アド
レスレジスタ（ｆ？ＡＲン３に送出し、再度タグ部（Ｔ
ＡＧ） ４を調べ、一致検出回路（ＭＣＩ） ５におい
て一致出力が得られ、且つバリッドビットが。
ァメモリ（ＢＳ） ６．及びタグ部（ＴＡＧ） ４がア
クセスされ、タグ部（ＴＡＧ） ４．及び一致検出回路
（ＭＣＩ） ５において、バッファメモリ（ＢＳ） ６
上に、必要とするデータブロックが存在しないことが検
出された時（即ち、“ノンヒツトが生じた時）、上記通
常のブロックフェッチ動作と並行して、実行アドレスレ
ジスタ（ＥＡＲ） ３にセントされているＩＵ１からの
フェッチアドレスが加算器（ＩＮＣ） ９によって、１
データブロック分のバイト数〔本実施例においては、１
ブロツクが６４バイトとして説明する〕６４を加算して
、ブリフェッチボー） （ＰＰ ＰＯＲＴ） １０にセ
ットし、そのアドレスをセレクタ２を制御して実行アド
レスレジスタ（ｆ？ＡＲン３に送出し、再度タグ部（Ｔ
ＡＧ） ４を調べ、一致検出回路（ＭＣＩ） ５におい
て一致出力が得られ、且つバリッドビットが。
１゛であると、当該データブロックがバッファメモリ（
ＢＳ） ６に存在することになるので、該ブリフェッチ
動作を終了し、上記一致検出回路（ＭＣＩ） ５におい
て一致出力が得られないか、又は一致出力が得られても
バリッドピントが“０”であれば、必要なデータブロッ
クがバッファメモリ（ＢＳ） ６には無いことになるの
で、先に設定した実行アドレスレジスタ（ＥＡＲ） ３
のアドレスを、ＭＣＵ １１に送出してブリフェッチの
為のブロックフェッチ（ＢＦｐｆ）を行い、ＭＣ［Ｉ’
ｌｌから転送されてきたデータブロックをバッファメモ
リ（ＢＳ）６に、アドレスをタグ部（ＴＡＧ） ４に、
それぞれ登録して、当該ブリフェッチ動作を終了するよ
うに動作する。
ＢＳ） ６に存在することになるので、該ブリフェッチ
動作を終了し、上記一致検出回路（ＭＣＩ） ５におい
て一致出力が得られないか、又は一致出力が得られても
バリッドピントが“０”であれば、必要なデータブロッ
クがバッファメモリ（ＢＳ） ６には無いことになるの
で、先に設定した実行アドレスレジスタ（ＥＡＲ） ３
のアドレスを、ＭＣＵ １１に送出してブリフェッチの
為のブロックフェッチ（ＢＦｐｆ）を行い、ＭＣ［Ｉ’
ｌｌから転送されてきたデータブロックをバッファメモ
リ（ＢＳ）６に、アドレスをタグ部（ＴＡＧ） ４に、
それぞれ登録して、当該ブリフェッチ動作を終了するよ
うに動作する。
この結果、バッファメモリ（ＢＳ） ６には連続した２
つのアドレスに対して、ブロックフェ・ノチされたデー
タブロックが登録されることになる。
つのアドレスに対して、ブロックフェ・ノチされたデー
タブロックが登録されることになる。
若し、該バッファメモリがセットアソシアティブ方式の
場合には、連続したアドレスの何れかのウェイに当該デ
ータブロックが登録される。
場合には、連続したアドレスの何れかのウェイに当該デ
ータブロックが登録される。
上記詳細に説明したブリフェッチ動作を、パイプライン
制御のデータ処理装置を例して（ロ）のタイムチャート
的に示した動作図で説明する。
制御のデータ処理装置を例して（ロ）のタイムチャート
的に示した動作図で説明する。
（ロ）において示されている記号は、総て第２図で説明
したものと同じものである。
したものと同じものである。
但し、本発明に関連するアクセスパイプラインの各ステ
ージの処理については、それぞれＰｐｆ。
ージの処理については、それぞれＰｐｆ。
Ｂｐｆ、 Ｒｐｆ、で区別を付けている。
第２図においては、丁４サイクルにおいて、アクセス要
求番号４のＢステージＢ４において、当該アクセスが必
要とするデータブロックが存在しないこと（即ち、ノン
ヒツト）が検出されると、次のＴ５サイクルのＲステー
ジＲ４において、ＭＣ［Ｉ １１に対するブロックフェ
ッチ要求”ＢＦ”を送出する結果、ｈＣυ１１から当該
データブロックが転送されてくる迄、該アクセス要求を
出した中央処理装置は、以後のアクセスバイブラインに
おける処理を中断していた。
求番号４のＢステージＢ４において、当該アクセスが必
要とするデータブロックが存在しないこと（即ち、ノン
ヒツト）が検出されると、次のＴ５サイクルのＲステー
ジＲ４において、ＭＣ［Ｉ １１に対するブロックフェ
ッチ要求”ＢＦ”を送出する結果、ｈＣυ１１から当該
データブロックが転送されてくる迄、該アクセス要求を
出した中央処理装置は、以後のアクセスバイブラインに
おける処理を中断していた。
従って、バッファメモリに必要とするデータブロックが
存在しないことが検出されたＴ５サイクルにおいては、
その時アクセスパイプラインで実行されていたＢ５．
Ｐ６の処理はキャンセルされ、該アクセスバイブライン
は空きの状態となっていた。
存在しないことが検出されたＴ５サイクルにおいては、
その時アクセスパイプラインで実行されていたＢ５．
Ｐ６の処理はキャンセルされ、該アクセスバイブライン
は空きの状態となっていた。
そこで、上記本発明においては、該空きサイクルをブリ
フェッチの為に使用する所に、その本質がある。
フェッチの為に使用する所に、その本質がある。
即ち、前述のように、Ｔ５サイクルにおける後続のアク
セス要求に対する処理は、総てキャンセルされているこ
とに着目して、該Ｔ５ザイクルからブリフェッチの為の
アクセス要求をアクセスバイブラインに投入するように
制御する。
セス要求に対する処理は、総てキャンセルされているこ
とに着目して、該Ｔ５ザイクルからブリフェッチの為の
アクセス要求をアクセスバイブラインに投入するように
制御する。
そして、Ｔ６ザイクルにおいて、該ブリフェッチにおけ
るＢステージ（Ｂ ｐｆ）において、必要とするデータ
ブロック （Ｔ５サイクルで、ＭＣＵ１１にブリックフ
ェッチを行ったデータブロックの次のアドレスのデータ
ブロック）が、バッファメモリ（ＢＳ）６に存在するこ
とが検出された時は、該ブリフェッチ動作は次の１７サ
イクルにおけるＲステージ（Ｒｐｆ）で終了となる。
るＢステージ（Ｂ ｐｆ）において、必要とするデータ
ブロック （Ｔ５サイクルで、ＭＣＵ１１にブリックフ
ェッチを行ったデータブロックの次のアドレスのデータ
ブロック）が、バッファメモリ（ＢＳ）６に存在するこ
とが検出された時は、該ブリフェッチ動作は次の１７サ
イクルにおけるＲステージ（Ｒｐｆ）で終了となる。
然して、該必要とするデータブロックが、バッファメモ
リ（ＢＳ） ６に存在しないことが検出された時には、
Ｔ７サイクルのＲステージ（Ｒｐｆ）において、ブリフ
ェッチの為のプロソクフェンチ要求“ＢＦｐｆ″−をＭ
ＣＵ １１に送出するように動作し、結果として通常の
ブロックフェッチ“ＢＦ″と、そのデータブロックの次
のアドレスのデータブロックに対してブロックフェッチ
“ＢＦｐｆ”が行われることになり、ＭＣｔｌ １１上
の連続した２つのデータブロックに対してブロックフェ
ッチを行うことができることが分かる。
リ（ＢＳ） ６に存在しないことが検出された時には、
Ｔ７サイクルのＲステージ（Ｒｐｆ）において、ブリフ
ェッチの為のプロソクフェンチ要求“ＢＦｐｆ″−をＭ
ＣＵ １１に送出するように動作し、結果として通常の
ブロックフェッチ“ＢＦ″と、そのデータブロックの次
のアドレスのデータブロックに対してブロックフェッチ
“ＢＦｐｆ”が行われることになり、ＭＣｔｌ １１上
の連続した２つのデータブロックに対してブロックフェ
ッチを行うことができることが分かる。
（ｇｌ 発明の効果
以上、詳細に説明したように、本発明のデータ処理装置
は、バッファメモリに対するフェッチを行って、該バッ
ファメモリ中に当該データブロックが存在しないことが
検出された際、当該フェッチ要求のアドレスのデータブ
ロックに対する転送要求動作と並行に、上記フェッチ要
求のアドレスに１ブロック分のアドレスを加算したアド
レスでブリフェッチを行うようにして、主記憶装置上の
連続した２データブロック分のブロフクに対するブロッ
クフェッチを行うようにしたものであるので、バッファ
メモリをアクセスした時の“ノンヒソト“に起因するデ
ータ処理装置での空き時間を有効に利用して、バッファ
メモリに対する上記“ノンヒント”率を低減できると共
に、主記憶装置上の連続した２データブロック分のブロ
ックフェッチを行うことができる効果がある。
は、バッファメモリに対するフェッチを行って、該バッ
ファメモリ中に当該データブロックが存在しないことが
検出された際、当該フェッチ要求のアドレスのデータブ
ロックに対する転送要求動作と並行に、上記フェッチ要
求のアドレスに１ブロック分のアドレスを加算したアド
レスでブリフェッチを行うようにして、主記憶装置上の
連続した２データブロック分のブロフクに対するブロッ
クフェッチを行うようにしたものであるので、バッファ
メモリをアクセスした時の“ノンヒソト“に起因するデ
ータ処理装置での空き時間を有効に利用して、バッファ
メモリに対する上記“ノンヒント”率を低減できると共
に、主記憶装置上の連続した２データブロック分のブロ
ックフェッチを行うことができる効果がある。
第１図は本発明の一実施例と動作タイムチャートを示し
た図。 第２図は従来方式において、バッファメモリをアクセス
した時の動作を、パイプライン制御のデータ処理装置を
例にして、タイムチャートで示した図、である。 図面において、 ＴＯ”Ｔｎは演算サイクルタイム。 Ｐ、Ｂ、Ｒはアクセスバイブラインにおける処理ステー
ジ。 ｌは命令制御部（ＩＵ） ２．７はセレクタ。 ３は実行アドレスレジスタ（ＥＡＲ）。 ４はタグ部（ＴＡＧ）、 ５は一致検出回路（ＭＣ
Ｉ） 。 ６はバ・ノファメモリ（ＢＳ） 。 ８は演算部（Ｅυ）、 ９ば加算器（ＩＮＣ）。 １０はプリ７ ｚ ッチボー） （ＰＰ ＰＯＲＴ）
。 １１は主記憶装置（ＭＣＵ） 。 ８Ｆはブロックフェッチ。 ＢＦｐｆはブリフェッチの為のブロックフェッチ。 をそれぞれ示す。 ￥ １ 岡
た図。 第２図は従来方式において、バッファメモリをアクセス
した時の動作を、パイプライン制御のデータ処理装置を
例にして、タイムチャートで示した図、である。 図面において、 ＴＯ”Ｔｎは演算サイクルタイム。 Ｐ、Ｂ、Ｒはアクセスバイブラインにおける処理ステー
ジ。 ｌは命令制御部（ＩＵ） ２．７はセレクタ。 ３は実行アドレスレジスタ（ＥＡＲ）。 ４はタグ部（ＴＡＧ）、 ５は一致検出回路（ＭＣ
Ｉ） 。 ６はバ・ノファメモリ（ＢＳ） 。 ８は演算部（Ｅυ）、 ９ば加算器（ＩＮＣ）。 １０はプリ７ ｚ ッチボー） （ＰＰ ＰＯＲＴ）
。 １１は主記憶装置（ＭＣＵ） 。 ８Ｆはブロックフェッチ。 ＢＦｐｆはブリフェッチの為のブロックフェッチ。 をそれぞれ示す。 ￥ １ 岡
Claims (1)
- バッファメモリと、該バッファメモリに対するブロック
単位のプリフェッチ機能を有するデータ処理装置であっ
て、上記バッファメモリに対するアクセスを行って、該
バッファメモリ中に当該データブロックが存在しないこ
とが検出された際、当該フェッチ要求のアドレスに対す
るデータブロックの転送要求動作と並行に、上記フェッ
チ要求のアドレスに１ブロック分のアドレスを加算した
アドレスでプリフェッチを行うようにして、主記憶装置
上の連続した２データブロック分のデータブロックに対
するフェッチを行うことができる機能を備えたことを特
徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117110A JPS615357A (ja) | 1984-06-07 | 1984-06-07 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117110A JPS615357A (ja) | 1984-06-07 | 1984-06-07 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615357A true JPS615357A (ja) | 1986-01-11 |
| JPH0326862B2 JPH0326862B2 (ja) | 1991-04-12 |
Family
ID=14703657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117110A Granted JPS615357A (ja) | 1984-06-07 | 1984-06-07 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615357A (ja) |
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1984
- 1984-06-07 JP JP59117110A patent/JPS615357A/ja active Granted
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| JP2015079524A (ja) * | 2009-02-13 | 2015-04-23 | マイクロン テクノロジー， インク． | メモリシステムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0326862B2 (ja) | 1991-04-12 |
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