JPH0219495B2

JPH0219495B2 -

Info

Publication number: JPH0219495B2
Application number: JP58222900A
Authority: JP
Inventors: Yoshiharu Oono
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-11-25
Filing date: 1983-11-25
Publication date: 1990-05-02
Also published as: JPS60114948A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、情報処理装置における記憶保護例外
の検出、および報告に関する。

（従来技術）情報処理装置の効率的運用を目的として多重プ
ログラム方式、および仮想記憶方式がひろく採用
されてきた。これらの方式の一つとして、セグメ
ンテーシヨン手法がある。セグメンテーシヨン方
法によれば、仮想記憶空間はセグメント記述子に
含まれるベースアドレスとセグメントサイズとに
よつて規定される、セグメントと称される記憶領
域に分割されている。プログラムにより使用され
るセグメントは、制御プログラムにより管理さ
れ、割当てられたセグメントにより指定された仮
想記憶領域のみが各プログラムによる使用を許可
されている。プログラムがセグメント外へアクセ
スしようとしたときには、ハードウエアによりセ
グメント外アクセス例外が検出され、該当プログ
ラムの実行が中止される。上記セグメント外アク
セス例外の検出は、セキユリテイ保護において重
要な機能である。しかし、従来のセグメンテーシ
ヨン方式においては、ベースアドレスとセグメン
トサイズとの指定単位が大きく、例えば64Kワー
ドであつた。この結果、小量のデータを準備する
際にも、セグメントの指定単位により決定される
大きな仮想空間を占有するという無駄があつた。

この無駄をなくし、さらにきめ細かいセキユリ
テイ保護を実現するためには、ベースアドレスと
セグメントサイズとをバイト単位に小さくする方
式が提案されている。この種の方式は上記目的を
達成するものであつたが、オペランドアクセスお
よびセグメント外アクセスチエツクが複雑になる
という問題が新たに生じていた。すなわち、ベー
スアドレスに基本オペランドの処理単位（１ワー
ト＝４バイト）以下の偏位が生じているため、正
確にバイト単位のオペランドアクセスを行うため
の一つの方法は完全にバイト単位オペランドをア
クセスする手法がある。この手法では第１図ａに
示すようにオペランド長（バイト長）に相等する
回数のアクセスが必要になつてしまい、システム
の性能を低下させる。そこで、アクセスにおいて
は、仮想アドレスの指定するバイトを含む１ワー
ドをオペランドとして規定することにより、第１
図ｂに示すように、１回のアクセスによる基本オ
ペランドの取出しができるように構成している。
上記においては、アクセス範囲をワード境界とす
るため、次のように記号を定義し、Ｗ／VA＝仮想アドレスのワード内偏位 EA＝実効アドレス（セグメント内の相対アド
レス） SIZE＝セグメントサイズとすれば、上記に伴うセグメント外アクセス例外
の検出条件は下記の式により示される。

SIZE−EA＜３−Ｗ／VA ……(1) ここで、左辺は現在の実効アドレスから最大セ
グメント境界までの距離を表わし、右辺は現在の
仮想アドレスから現在アクセスする最高バイト位
置（この場合は３である。）までの距離を表わし
ている。よつて、第１図ｃの実例では、 SIZE−EA≧３−Ｗ／VA ……(2) であり、オペランドアクセスは許可されるが、第
１図ｄの実例では SIZE−EA＜３−Ｗ／VA ……(3) となつてセグメント外アクセス例外が検出され
る。

一方、可変長オペランドの場合には基本オペラ
ンドのようにワードアクセスを行うことができ
ず、バイト単位でアドレス指定／例外検出を行う
必要がある。例えば、開始実効アドレスをEAθと
し、オペランド長をＬとすると、オペランドサイ
ズはＬ−１であり、可変長オペランドの最大アド
レスは、 EAθ＋Ｌ−１という式により表
示され、実行前に予知される。第１図ｅに示すよ
うなセグメント外アクセスのチエツクは、 EAθ＋Ｌ−１＞SIZE ……(4) すなわち、 SIZE−EAθ＜Ｌ−１ ……(5) によつて示される。

しかしながら、従来の処理装置においてはセグ
メント外アクセス例外の報告タイミングを、実際
にアクセスを行う際に検出するという慣行があ
る。これにしたがうと、上記のチエツク方法では
オペランドをアクセス単位に分割してチエツクす
るという複雑な手続きが必要である。例えば、第
１図ｆに示した右方向へのアクセス処理時には、
オペランドアクセスは最大１ワード単位で実行さ
れ、４回のアクセスで一連の処理が終了する。ア
クセスごとに実効アドレスと仮想アドレスとは漸
増し、残オペランドのビツト長は漸減する。ま
た、セグメント外アクセス例外チエツクでは、一
度にアクセスされるオペランドの最右端バイト位
置までを毎回チエツクしている。第２図に以上の
関係を示す。第２図よりチエツク方式は下記のよ
うに要約される。

第１回〜第３回：SIZE−EA＜３−Ｗ／VA ……(6) 第４回：SIZE−EA＜EBP−Ｗ／VA ……(7) ここで、第(7)式のEBPはオペランドの最終ア
クセス時の最右端バイト位置を示す。

上記のEBP値を生成するためには、２通りの
方法がある。第１の方法は命令開始時のオペラン
ドサイズからアクセス時に処理されるサイズを減
算し、最終アクセス時の残サイズとして求める方
法である。第２の方法はオペランドアクセスごと
のアドレス増分が一定であり、アクセス単位に等
しいことを利用する方法である。第２の方法はオ
ペランドのアクセス開始仮想アドレスとオペラン
ドの初期サイズとの和のmodAとして得る方法で
ある。

EBP＝L_S−１−Σlop ……(8) EBP＝｛VA_S−（L_S−１｝modA ……(9) ここで、L_Sは初期オペランド長、lopはオペラ
ンドの処理長である。

上記両方式はいずれも複雑であり、ハードウエ
アで実現する場合にはハードウエア量の増加と、
論理信号の最大遅延時間の臨界伝達経路（クリテ
イカルバス）の増加とを派生するという欠点があ
つた。

（発明の目的）本発明の目的は、可変長命令の実行に先行して
アクセスを予想される全命令領域のセグメント外
アクセス例外のチエツクを実施して上記欠点を除
去することにより、EBPを作成するための複雑
な手続きを省略し、単純な構成により少量のハー
ドウエアでセグメント外アクセス例外のチエツク
を実現し、低コストでマシンサイクルタイムを短
縮した情報処理装置の例外検出装置を提供するこ
とにある。

（発明の構成）本発明による例外検出装置は、ベースアドレス
とセグメントサイズを含むセグメント記述子とに
よつてセグメントを規定し、ベースアドレスと実
効アドレスとの和を仮想アドレスとし、実効アド
レスとセグメントサイズとの比較にもとづいてセ
グメント外アクセス判定を行うセグメンテーシヨ
ン方式において使用されるものである。

本発明において、例外検出装置はレジスタ手段
と、命令レジスタと、実効アドレス加算器と、補
正手段と、報告手段とを具備して構成したもので
ある。

レジスタ手段は、セグメント記述子を保持する
ためのものである。

命令レジスタは、実行すべきオペランドの開始
位置とオペランド長とにより定義される可変長オ
ペランドを処理する可変長命令をロードするため
のものである。

実効アドレス加算器は、命令レジスタにロード
された可変長命令に応答して、オペランドの開始
実効アドレスを生成するためのものである。

補正手段は、可変長命令により指定されたオペ
ランド長から１を減ずるためのものである。

報告手段は、レジスタ手段から出力されるセグ
メントサイズ値から補正手段の出力値、および開
始実効アドレスの値を減算し、減算の結果により
オペランドの終了位置がセグメント外に存在する
か否かを判定し、判定の結果によつて例外を報告
するためのものである。

（実施例）次に、本発明について図面を参照して詳細に説
明する。

本発明に関する可変長オペランドを処理する命
令の一例として、MOVE命令の形式を第３図ａ
に示す。MOVE命令は命令コード＝MVMで表
示されるもので、第１のオペランドを読出し、第
２のオペランドへ書込むためのものである。両オ
ペランドは、それぞれサフイツクス１および２に
より識別される４個のフイールドBi，XiSi，Li
から成るオペランド記述子によつて規定されてい
る。オペランド記述子の第１のフイールドBiは、
セグメントレジスタ番号である。第３図ｂに示す
ように、セグメントレジスタは番号付けられた複
数のエントリを有し、各エントリはベースアドレ
スとセグメントサイズとを含むセグメント記述子
を保持する。第２のフイールドXiはインデツク
スレジスタの識別コードを示し、第３のフイール
ドSiはアドレスシラブルである。第４のフイール
ドLiはオペランド長を示す。両オペランドの先頭
仮想アドレスと最終の仮想アドレスとは、次の式
により表現される。

〔オペランド１〕先頭仮想アドレス：BS₁＋IX₁＋S₁ 最後尾仮想アドレス：BS₁＋IX₁＋S₁＋L₁−
１〔オペランド２〕先頭仮想アドレス：BS₂＋IX₂＋S₂ 最後尾仮想アドレス：BS₂＋IX₂＋S₂＋L₂−
１ここで、L₁＞L₂であるならば、MOVE命令に
よる操作はオペランド１からオペランド２へ長さ
L₂の移送を実行して終了する。一方、L₁＜L₂で
あるならば、第１のオペランドから第２のオペラ
ンドへ長さL₁の移送を行い、それ以後、長さ
（L₂−L₁）にわたつてオペランド２へ既定値（例
えば、オール０などの値）を転送する。

次に、セグメンテーシヨン方式において、可変
長命令を処理できる情報処理装置の一実施例のブ
ロツク図を関連装置と共に第４図に示す。第４図
において、１は主記憶装置、２は情報処理装置、
１１〜１３は第１〜第３の命令レジスタ、１４は
セグメントレジスタ、１５はインデツクスレジス
タ、２１は仮想アドレスの加算器、２２は実効ア
ドレスの加算器、２３は減算器、２４はインデツ
クス／加数の切換えを行う切換え器、２５は実効
アドレスの切換え器、２６は減算の切換え器、２
７はレジスタ番号の切換え器、２８は命令制御
器、２９は減数発生器、３１は仮想アドレスレジ
スタ、３２は実効アドレスレジスタ、３３はオペ
ランドサイズレジスタ、３４は下位仮想アドレス
レジスタ、３５はサイズレジスタ、３６はSR番
号レジスタ、３７はメモリアクセス制御器、４２
は実効アドレススタツク、４３はオペランド長ス
タツク、４５は減算器、４６はSR番号スタツク、
４７は減算器４５とオペランドサイズレジスタ３
３との切換え器、５０はセグメント外アクセス例
外検出器、５１は例外受付け器、５５はSZの切
換え器である。

第５図は、第４図におけるセグメント外アクセ
ス例外検出器５０の詳細を関連部分と共に示した
図である。第５図において、５２はELの切換え
器、５３はゲート、５６〜５８はそれぞれ減算器
である。セグメント外アクセス例外検出器５０は
切換え器５２と、ゲート５３と、減算器５６〜５
８から成立つている。

第４図において、主記憶装置１から読出された
命令語は中央処理装置２に転送され、第１〜第３
の命令レジスタ１１〜１３に格納される。特に、
MOVE命令の解読時には、まず、命令コードが
第１の命令レジスタに格納され、第１のオペラン
ドの記述子のB₁，X₁，S₁フイールドが第２の命
令レジスタ１２に格納され、L₁フイールドが第
３の命令レジスタ１３に格納される。第１の命令
レジスタ１１に格納された命令コードM_VMは命令
制御器２８により解読され、MOVE命令の動作
に必要な制御信号が命令制御器２８から出力され
る。MOVE命令は第１のオペランド記述子の解
読／第１のオペランドの先頭の読出し、ならびに
第２のオペランド記述子の解読／第２のオペラン
ドの先頭の書込みなどの操作により最初に実行さ
れ、以後は後続する第１のオペランドの読出しと
後続する第２のオペランドへの書込みが繰返され
る。セグメントレジスタ１４は既に説明したよう
に複数のエントリを有し、レジスタ番号の切換え
器２７を介して送出された読出しアドレスがセグ
メントレジスタ１４に与えられる。セグメントレ
ジスタ１４の読出しアドレスはオペランド記述子
を解読する時に第２の命令レジスタ１２のＢフイ
ールドによつて決定され、この値はSR番号レジ
スタ３６にセツトされた後にSR番号スタツク４
６に書込まれる。

セグメントレジスタ１４のベースアドレスフイ
ールドは、仮想アドレスの加算器２１へ送出され
ている。仮想アドレスの加算器２１は、解読時に
Ｘフイールドにより決定されたインデツクスレジ
スタ１５の出力と、Ｓフイールドと、ベースアド
レスとを加算して仮想アドレスを生成する。同様
にして、実効アドレスの加算器２２は、インデツ
クスレジスタ１５の出力とＳフイールドとを加算
して実効アドレスを生成する。生成された仮想ア
ドレスは仮想アドレスレジスタ３１のメモリアク
セス制御器３７に送出され、実アドレスに変換さ
れた後に主記憶装置１へのアクセスに使用される
と共に、下位仮想アドレスレジスタ３４を介して
セグメント外アクセス例外検出器５０へ送出され
る。実効アドレスは実効アドレスレジスタ３２を
介してセグメント外アクセス例外検出器５０へ送
出されると共に、実効アドレススタツク４２にも
書込まれる。

減算器２３は、オペランド長、またはオペラン
ドサイズから減数発生器２９の出力値を減算する
ものである。減算器２３は切換え器２６の動作に
対応して発生され、第３の命令レジスタ１３を選
択する場合には１、オペランド長スタツク４３を
選択する場合には４である。１はオペランド長を
オペランドサイズに補正する値であり、４は１メ
モリアクセスでアクセス可能な最大オペランドサ
イズを示す値である。

減算器２３の出力は、オペランドサイズレジス
タ３３にセツトされる。オペランドの先頭のアク
セスにおいては、オペランドサイズレジスタ３３
にセツトされた（Ｌ−１）の値からさらに減算器
４５においてセグメント外アクセス例外検出器５
０から送出された（３−Ｗ／VA）の値を減算す
る。その結果の先頭のオペランドアクセス後の残
レングスは、切換え器４７を経由してオペランド
長スタツク４３にセツトされる。後続するオペラ
ンドアクセスにおいて、切換え器４７はオペラン
ドサイズレジスタ３３の出力を選択し、減算器４
５の出力を変更することなくオペランド長スタツ
ク４３に転送する。

セグメントレジスタ１４から読出されたセグメ
ントサイズは、切換器５５とサイズレジスタ３５
とを経由してセグメント外アクセス例外検出器５
０に送出される。

SR番号スタツク４６と、実効アドレススタツ
ク４２と、オペランド長スタツク４３とは相等し
い複数のエントリを有し、オペランド記述子の解
読済み情報を各エントリに保持し、それぞれオペ
ランド記述子と対応づけてスタツク群として使用
される。例えば、各スタツクに書込まれた第１の
オペランド記述子の後続読出しの場合、SR番号
スタツク４６から読出されたレジスタ番号は、レ
ジスタ番号の切換え器２７を経由してセグメント
レジスタ１４の読出しアドレスとして送出されて
使用される。実効アドレススタツク４２から読出
された第１のオペランド記述子の実効アドレス
（例えば、Ｅ）は、実効アドレスの切換え器２５
を経由して出力され、インデツクス／加数の切換
器２４により出力されるアドレス加数（４バイ
ト）とセグメントレジスタ１４から読出されるベ
ースアドレス（例えば、Ｂ）と共に２つのアドレ
ス加算器２１，２２において加算され、後続する
仮想アドレス（Ｂ＋Ｅ＋４）の実効アドレス（Ｅ
＋４）を発生する。仮想アドレスはメモリアクセ
ス制御器３７へ送出され、記憶装置１をアクセス
するために使用される。実効アドレス（Ｅ＋４）
は、さらに後続する第１のオペランドの読出しに
備え、実効アドレススタツク４２に書込まれる。
オペレーシヨン長スタツク４３から読出された第
１のオペランドの残サイズは、減数発生器２９で
発生した１回のオペランド読出しの処理長４だ
け、減算器２３により減算される。上記の減算結
果は、オペランドアクセスの終了検出に備えてオ
ペランド長スタツク４３に再度、書込まれる。減
算器２３のキヤリー出力は残レングス対アクセス
長の符号を表示しており、負符号を表示した場合
にオペランド長の終了を意味している。

以上により、第１のオペランド記述子の解読／
第１回の主記憶装置アクセス、および後続アクセ
スの順で説明したが、第２のオペランド記述子も
同様に解読され、スタツク群へ貯えられ、第１の
オペランド記述子と交互に読出されて後続のオペ
ランドの読出し、および書込みに使用される。

セグメント外アクセス例外検出器５０において
セグメント外アクセス例外を検出した場合には、
例外発生が例外受付け器５１に報告される。例外
受付け器５１は情報処理装置２の実行処理を即時
に中断し、例外処理を起動する。

次に、第５図にセグメント外アクセス例外検出
器５０の一実施例の詳細なブロツク図を示す。第
５図において、減算器５８はメモリアクセスごと
に最右端バイト位置を示す定数「３」から、下位
仮想アドレスレジスタ３４の保持する値を減算す
る。すなわち、減算器５８は既に説明したような
（３−Ｗ／VA）項を生成する。この出力は減算
器４５に送出され、既に説明したようにオペラン
ド記述子の解読時におけるオペランドサイズの残
量補正に使用される。ELの切換え器５２は、実
効アドレスレジスタ３２の出力とオペランドサイ
ズレジスタ３３の出力とを切換えて得た出力を減
算器５６に転送する。減算器５６はサイズレジス
タ３５の出力からELの切換え器５２の出力を減
算する機能を有し、減算の結果はSZの切換え器
５５においてセグメントレジスタ１４からのサイ
ズ出力と切換えられてサイズレジスタ３５へ転送
される。減算器５７では、減算器５６の出力から
減算器５８の出力を減算している。すなわち、
（SIZE−EA−（３−Ｗ／VA））の演算を行つてい
る。減算器５６のキヤリー信号と、減算器５７の
キヤリー信号とはゲート５３に転送される。

第４図および第５図に示した情報処理装置で
は、第６図に示すようなパイプライン処理により
アドレス生成とセグメント外アクセス例外チエツ
クとを実現している。すなわち、第６図において
は、基本命令の動作タイミングチヤートに示した
ように、第４図において並べて配置されたレジス
タ群には同期してデータがセツトされる。第６図
のタイミングチヤートのクロツクT₂期間には、
サイズレジスタ３５と、実効アドレスレジスタ３
２と、下位仮想アドレスレジスタ３４とには命令
a₁のオペランドアクセスに関連した値、すなわ
ち、s₁，e₁，ｗ／v₁がセツトされている。一方、
基本命令ではオペランド長フイールドが存在しな
いので、オペランドサイズレジスタ３３は使用さ
れず、ELの切換え器５２は実効アドレスレジス
タ３２を選択している。一方、減算器５６は（s₁
−e₁）を出力し、減算器５８は（３−ｗ／v₁）を
出力している。したがつて、減算器５７では（s₁
−e₁）−（３−ｗ／v₁）を計算しており、そのキヤ
リー出力には（s₁−e₁）≧（３−ｗ／v₁）という事
象を出力し、上記のセグメント外アクセス例外検
出の第(1)式を表わしている。ゲート５３では基本
命令タイミング信号をANDし、セグメント外ア
クセス例外報告信号を生成している。

第６図において、後半のタイミングチヤートは
可変長オペランド命令の動作タイミングチヤート
を示す。第６図の示す期間T₅において、第１〜
第３の命令レジスタ１１〜１３には可変長命令の
命令コードと、第１のオペランド記述子とがセツ
トされる。各演算器においては、仮想アドレスv₅
と、実効アドレスe₅と、オペランド長サイズ（1₅
−１）とを計算すると共に、セグメントレジスタ
番号r₅と、セグメントレジスタ１４から読出した
サイズs₅とを各レジスタにセツトする。

次のマシンサイクルT₆は、オペランド取出し
の準備に使用される。ELの切換え器５２はオペ
ランドサイズレジスタ３３の出力を選択し、SZ
の切換え器５５では減算器５６を選択している。
したがつて、サイズレジスタ３５には減算器５６
の出力値s₅−（1₅−１）がセツトされる。サイク
T₇の期間において、実効アドレススタツク４２
とSR番号スタツク４６との第１のオペランド記
述子のエントリには、それぞれe₅とr₅とがセツト
される。ELの切換え器５２は実効アドレスレジ
スタ３２を選択し、減算器４５からＬ−１−（３
−Ｗ／VA）という初回アクセス分を減じたオペ
ランドサイズがオペランド長スタツク４３の第１
のオペランド記述子のエントリにセツトされる。

次のサイクルT₇の期間には、仮想アドレスレ
ジスタ３１に保持する仮想アドレスv₅が付加さ
れ、メモリアクセス制御器３７へ読出される。メ
モリアクセス制御器３７では、これに応答してリ
クエストを送出する。このとき、セグメント外ア
クセス例外検出器５０においては、ELの切換え
器５２は実効アドレスレジスタ３２を選択してお
り、減算器５６では（サイズレジスタ３５の内
容）−（実効アドレスレジスタ３２の内容）＝s₅−
（1₅−１）−e₅を計算し、生成されたキヤリー出力
は可変長タイミング信号との条件をとり、セグメ
ント外アクセス例外の判定報告信号とする。この
式は、第１のオペランド記述子によりアクセスさ
れる最右端バイト位置に関する例外判定式を示し
たものである。したがつて、この場合はセグメン
ト外アクセス例外が存在しない場合を示してい
る。

サイクルT₇の期間では、第２および第３の命
令レジスタ１２，１３に取出された第２のオペラ
ンド記述子の解読が並行して処理実行され、サイ
クルT₈，T₉の２サイクル期間に第１のオペラン
ド記述子の場合と同様に処理が行われ、各スタツ
クの第２のオペランドのエントリに解読結果が格
納される。第２のオペランドは、データを記憶す
るためのオペランドであり、第２のオペランドの
実行によつて記憶データの転送が行われる。しか
しながら、斯かる動作は本発明に直接的関連がな
いので説明を省略する。

サイクルT₁₀からサイクルT_oまでの期間には、
第１のオペランドと第２のオペランドとの後続ア
クセスリクエストが交互に処理されている。後続
リクエストや後続アクセスリクエストは、スタツ
ク群からオペランド記述子対応に読出される情報
を用いて送出される。例えば、サイクルT₉の期
間の動作は、第１のオペランドアクセスであり、
SR番号スタツク４６から第１のオペランドのた
めのセグメントレジスタ番号r₅を読出すと共に、
実効アドレススタツク４２から前回のアクセスで
使用した実効アドレスを読出し、オペランド長ス
タツク４３から残オペランドサイズを読出す。そ
こで、仮想アドレスの加算器２１と実効アドレス
の加算器２２とに対して、選択器２４，２５を介
して＋４および実効アドレスe₅が供給され、さら
に仮想アドレスの加算器２１にはセグメントレジ
スタ１４から読出されたベースアドレスr₅が供給
され、今回アクセスする仮想アドレスv₅＋４と実
効アドレスe₅＋４とが出力される。一方、減算器
２３では残サイズrl₅から今回、オペランドアク
セスするオペランド長、すなわち、４が減ぜられ
る。

これらのアドレスや残レングスは、レジスタ群
を介して再度、スタツク群に書込まれ、次のアク
セスで使用される。仮想アドレスはメモリアクセ
スのためにメモリアクセス制御器３７へ送出され
る。以後、オペランドアクセスをサイクルT_o-1
の期間にみられるように、残レングスが０になる
まで繰返す。これらの後続アクセスにおいては、
可変長タイミング信号がチエツクの無効を指示し
ており、セグメント外アクセス例外検出器５０で
は例外のチエツクを行わないでアクセスをしてい
る。後続のアクセスの範囲では、開始時のチエツ
クによりすでにアクセスが完了しており、チエツ
クなしのアクセスで例外の検出洩れはない。

一方、オペランド記述子を解読する時のセグメ
ント外アクセス例外チエツクにおいて例外を検出
した場合には、例外報告信号をもとにして
MOVE命令の処理を中断し、例外処理を開始す
る。上記の例外検出のタイミングはMOVE命令
の書込み動作に先行しており、これによつて他の
セグメントが乱れることを防止している。

（発明の効果）本発明は以上説明したように、可変長オペラン
ドアクセスの開始時にオペランドの最大アクセス
可能アドレスを予知してセグメント外アクセス例
外チエツクを行うことにより、EBPを生成する
ための複雑な手続きを省略し、少量のハードウエ
アで単純な構成のセグメント外アクセス例外チエ
ツクを実現し、結果的には低コストで容易にマシ
ンサイクルタイムを短縮することができるという
効果がある。

【図面の簡単な説明】

第１図〜第３図はセグメンテーシヨンの概念を
示す図である。第４図は、本発明による例外検出
装置の一実施例を示すブロツク図である。第５図
は、第３図において使用されるセグメント例外ア
クセス検出器の詳細例を関連部分と共に示すブロ
ツク図である。第６図は、第４図ならびに第５図
における例外検出装置を示すタイミングチヤート
である。１……主記憶装置、２……情報処理装置、１１
〜１５，３１〜３６……レジスタ、２１，２２…
…加算器、２３，４５，５６〜５８……減算器、
２４〜２７，４７，５２，５５……切換え器、２
８……命令制御器、２９……減数発生器、３７…
…メモリアクセス制御器、４２，４３，４６……
スタツク、５０……セグメント外アクセス例外検
出器、５１……例外受付け器、５３……ゲート。

Claims

【特許請求の範囲】

１ベースアドレスとセグメントサイズを含むセ
グメント記述子とによつてセグメントを規定し、
前記ベースアドレスと実効アドレスとの和を仮想
アドレスとし、前記実効アドレスと前記セグメン
トサイズとの比較にもとづいてセグメント外アク
セス判定を行うセグメンテーシヨン方式において
使用される例外検出装置であつて、前記セグメン
ト記述子を保持するためのレジスタ手段と、実行
すべきオペランドの開始位置とオペランド長とに
より定義される可変長オペランドを処理する可変
長命令をロードするための命令レジスタと、前記
命令レジスタにロードされた前記可変長命令に応
答して、前記オペランドの開始実効アドレスを生
成するための実効アドレス加算器と、前記可変長
命令により指定された前記オペランド長から１を
減ずるための補正手段と、前記レジスタ手段から
出力されるセグメントサイズ値から前記補正手段
の出力値、および前記開始実効アドレスの値を減
算し、前記減算の結果により前記オペランドの終
了位置がセグメント外に存在するか否かを判定
し、前記判定の結果によつて例外を報告するため
の報告手段とを具備して構成したことを特徴とす
る例外検出装置。