JPS60114948A - 例外検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理装置における記憶保護的外の検出、
および報告に関する。

（従来技術） 情報処理装置の効率的運用を目的として多重プログラム
方式、および仮想記憶方式がひろく採用されてきた。こ
れらの方式の一つとして、セグメンテーション手法があ
る。セグメンテーション方法によれば、仮想記憶空間は
セグメント記述子に含まれるベースアドレスとセグメン
トサイズとによって規定される、セグメントと称される
記憶領域に分割されている。プログラムにょｐ使用され
るセグメントは、制御プログラムにより管理され、割当
てられたセグメントにより指定された仮想記憶領域のみ
が各プログラムに対して許可されている。プログラムが
セグメント外へアクセスしようとしたときには、ハード
ウェアによりセグメント外アクセス例外が検出され、該
当プログラムの実行が中止される。上記セグメント外ア
クセス例外の検出は、セキュリティ保護において重要な
機能である。しかし、従来のセグメンテーション方式に
おいては、ベースアドレスとセグメントサイズとの指定
単位が大キ＜、例えば６４にワードであった。この結果
、小量のデータを準備する際にも、セグメントの指定単
位によシ決定される犬き々仮想空間を占有するという無
駄があった。

この無駄をなくシ、さらにきめ細かいセキュリティ保護
を実現するためには、ベースアドレスとセグメントサイ
ズとをバイト単位に小さくする方式が提案されている。

この種の方式は上記目的を達成するものであったが、オ
ペランドアクセスおよびセグメント外アクセスチェック
が複雑になるという問題が新たに生じていた。すなわち
、ベースアドレスに基本オペランドの処理単位（１ワー
ド＝４バイト）以下の偏位が生じているため、正確にバ
イト単位のオペランドアクセスを行うと、基本オペラン
ドがアクセスされる。したがって、第１図（ａ）に示す
ように２ワードに跨がる２回のアクセスが必要になって
しまい、シヌテムの性能を低下させる。そこで、アクセ
スにおいては、仮想アドレスの指定するバイトラ含む１
ワードをオペランドとして規定、することにより、第１
図（ｂ）に示すように、１回のアクセスによる基本オペ
ランドの取出しができるように構成している。

上記においては、アクセス範囲をワード境界とするため
、次のように記号を定義し、 Ｗ／ＶＡ＝仮想アドレスのワード内偏位ＥＡ＝実効アド
レス（セグメン）・内の相対アドレス） ＳＩＺＥ＝セグメントサイズ とすれば、上記に伴うセグメント外アクセス列外の検出
条件は下記の式により示される。

５ＩＺＥ−ＥＡ＜３−Ｗ／ＶＡ−−−ｎ＋ここで、左辺
は現在の実効アドレスから最大セグメント境界までの距
離を表わし、右辺は現在の仮想アドレスから現在アクセ
スする最高バイト位置（この場合は３である。）までの
距離を表わしている。よって、第１図（Ｃ）の実例では
、５ＩＺＥ−ＥＡ≧３−Ｗ／ＶＡ　−−＊　＋ｚ＋であ
り、オペランドアクセスは許可されるが、第１図（ｄ）
の実し０では Ｓ　ＩＺＥ−ＦＡ＜３−Ｗ／ＶＡ　−−−＋３１となっ
てセグメント外アクセス列外が検出される。

一方、可変長オペランドの場合には基本オペランドのよ
うにワードアクセスを行うことができず、バイト単位で
アドレス指定／例外検出を行う必要がある。例えば、開
始実効アドレス’ｚＥＡθとし、オペランド長をＬとす
ると、オペランドサイズはＬ−１であり、可変長オペラ
ンドの最大アドレスは、　ＥＡｏ＋Ｌ−１という式によ シ表示され、実行前に予知される。第１図（ｅ）に示す
ようなセグメント外アクセスのチェックは、ＥＡｏ＋Ｌ
−１＞５ＩＺＥ　−−−＋４１すなわち、 ５ＩＺＥ−ＥＡθ＜Ｌ−１ｅ＊＠ｆ５１によって示され
る。

しかしながら、従来の処理装置においてはセグメント外
アクセス例外の報告タイミングを、実際にアクセスを行
う際に検出するという慣行がある。

これにしたがうと、上記のチェック方法ではオペランド
をアクセス単位に分割してチェックするという複雑な手
続きが必要である。例えば、第１図（ｆ）に示した右方
向へのアクセス処理時には、オペランドアクセスは最大
１ワ一ド単位で実行され、４回のアクセスで一連の処理
が終了する。アクセスごとに実効アドレスと仮想アドレ
スとは漸増し、残オペランドのビット長は漸減する。ま
た、セグメント外アクセス例外チェックでは、一度にア
クセスされるオペランドの最右端バイト位置までを毎回
チェックしている。第２図に以上の関係を示す。第２図
よシチェック方式（ｄ下記のように要約される。

第１回〜第３回 ：５ＩＺＥ−ＥＡ＜３−Ｗ／ＶＡ　＠−−＋６１第４回 ：　Ｓ　Ｉ　Ｚ　Ｅ−ＥＡ＜Ｅ　Ｂ　Ｐ−Ｗ／ＶＡ　−
−（７１ここで、第（７）式のＥＢＰはオペランドの最
終アクセス時の最右端バイト位置を示す。

上記のＥＢＰ値を生成するためには、２通りの方法があ
る。第１の方法は命令開始時のオペランドサイズからア
クセス時に処理されるサイズを減算し、最終アクセス時
の残サイズとしてめる方法である。第２の方法はオペラ
ンドアクセスごとのアドレス増分が一定であυ、アクセ
ス単位に等しいことを利用する方法である。第２の方法
はオペランドのアクセス開始仮想アドレスとオペランド
の初期サイズとの和のｍｏｄ　Ａとして得る方法である
。

ＥＢＰ＝ＬＩ３−１−　ｎ１ｏｐ　−＠＠（８１ＥＢＰ
＝（ＶＡｓ　（Ｌｓ　１））ｍｏｄＡ・　・　・（９） ここで、Ｌｓは初期オペランド長、ｌＯｐ　はオペラン
ドの処理長である。

上記両方式はいずれも複雑であり、ハードウェアで実現
する場合にはハードウェア量の増加と、論理信号の最大
遅延時間の臨界伝達経路（クリティカルバス）の増加と
を派生するという欠点があった。

（発明の目的） 本発明の目的は、可変長命令の実行に先行してアクセス
を予想される全命令領域のセグメント外アクセス例外の
チェックを実施して上記欠点を除去することにより、Ｅ
ＢＰ＆作成するための複雑力学続きを省略し、単純な構
成により少量のハードウェアでセグメント外アクセス例
外のチェックヲ実現し、低コストでマシンサイクルタイ
ムを短縮した情報処理装置の例外検出装置を提供するこ
とにある。

（発明の構成） 本発明による例外検出装置は、ペースアドレスとセグメ
ントサイズを含むセグメント記述子とによってセグメン
トを規定し、ベースアドレスと実効アドレスとの和を仮
想アドレスとし、実効アドレスとセグメントサイズとの
比較にもとづいてセグメント外アクセス判定を行うセグ
メンテーション方式において使用されるものである。

本発明において、例外検出装置はレジスタ手段と、命令
レジスタと、実効アドレス加算器と、補正手段と、報告
手段とを具備して構成したものである。

レジスタ手段は、セグメント記述子を保持するだめのも
のである。

命令レジスタは、実行すべきオペランドの開始位置とオ
ペランド長とにより定義される可変長オペランドを処理
する可変長命令をロードするためのものである。

実効アドレス加算器は、命令レジスタにロードされた可
変長命令に応答して、オペランドの開始実効アドレスを
生成するためのものである。

補正手段は、可変長命令によシ指定されたオペランド長
から１を減するためのものである。

報告手段は、レジスタ手段から出力されるセグメントサ
イズ値から補正手段の出力値、および開始実効アドレス
の値を減算し、減算の結果によりオペランドの終了位置
がセグメント外に存在するか否かを判定し、判定の結果
によって例外を報告するためのものである。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

本発明に関する可変長オペランドを処理する命令の一例
として、ＭＯＶＥ命令の形式を第３図（ａ）に示す。Ｍ
ＯＶＥ命令は命令コード＝ＭＶＭで表示されるもので、
第１のオペランドを読出し、第２のオペランドへ書込む
ためのものである。両オペランドは、それぞれサフィッ
クス１および２によシ識別される４個のフィールド（Ｂ
ｉｌＸｉ１３ｉ　、Ｌｉ　）　から成るオペランド記述
子によって規定されている。オペランド記述子の第１の
フィールドＢｉは、セグメントレジスタ番号である。

第３図（ｂ）に示すように、セグメントレジスタは番号
付けられた複数のエントリを有し、各エントリはベース
アドレスとセグメントサイズとを含むセグメント記述子
を保持する。第２のフィールドＸｌはインデックスレジ
スタの識別コードを示し、ｉ：Ｍ）フィールドｓｌはア
ドレスシラブルである。第４のフィールドＬｉはオペラ
ンド長を示す。両オペランドの先頭仮想アドレスと最終
の仮想アドレスとは、次の式にょシ表現される。

〔オペランド１〕 先頭仮想アトＬ／ス：　Ｂ　８１　＋　Ｉ　Ｘｉ　＋Ｓ
Ｌ仮想アトＬ’ス：ＢＳｔ＋ＩＸｉ＋Ｓｔ＋Ｌｘ　１〔
オペランド２〕 先頭仮想アト１／ス：　Ｂｓ２＋ＩＸｚ　＋Ｓｚ仮想ア
ドレｘ：Ｂｓ２−ｉ−ＩＸｚ＋Ｓｚ＋Ｌａ　１ここで、
Ｌｌ＞Ｌｘ　であるならば、ＭＯＶＥ命令による操作は
オペランド１がらオペランド２へ長さＬ２の移送を実行
して終了する。一方、Ｌｌ＜Ｌｘであるならば、第１の
オペランドから第２のオペランドへ長さし１の移送を行
い、それ以後、長さくＬｚＬｘ）にわたってオペランド
２へ既定値（例えば、オールθなどの値）を転送する。

次に、セグメンテーシミン方式において、可変長命令を
処理できる情報処理装置の一実施例のブロック図を関連
装置と共に第４図に示す。第４図において、１は主記憶
装置、２は情報処理装置、１１〜１６は第１〜第３の命
令レジスタ、１４はセグメントレジスタ、１５はインデ
ックスレジスタ、２１は仮想アドレスの加算器、２２は
実効アドレスの加算器、２６は減算器、２４はインデッ
クス／加数の切換えを行う切換え器、２５は実効アドレ
スの切換え器、２６は減算の切換え器、２７ｉ−１：レ
ジスタ番号の切換え器、２８は命令制御器、２９は減数
発生器、３１は仮想アドレスレジスタ、３２は実効アド
レスレジスタ、６６はオペラン）”？イスレジスタ、３
４は下位仮想アドレスレジスタ、３５１ｄサイズレジス
タ、ろ６はＳＲ番号レジスタ、６７（ｒ−１メモリアク
セス制御器、４２は実効アドレススタック、４６はオペ
ランド長スタック、４５は減算器、４６はＳＲ番号スタ
ック、４７は減算器４５とオペランドサイズレシスクロ
ロとの切換え器、５ｏはセグメント外アクセス例外検出
器、５１は例外受付は器、５５はＳｚの切換え器である
。

第５図は、第４図におけるセグメント外アクセス例外検
出器５０の詳細を関連部分と共に示した図である。第５
図において、５２はＥＬの切換え器、５ろはゲート、５
６〜５８はそれぞれ減算器である。セグメント外アクセ
ス例外検出器５０は切換え器５２と、ゲート５３と２減
算器５６〜５８から成立っている。

第４図において、主記憶装置１から読出された命令語は
中央処理装置２に転送され、第１〜第３の命令レジスタ
１１〜１６に格納される。特に、ＭＯＶＥ命令の解読時
には、まず、命令コードが第１の命令レジスタに格納さ
れ、第１のオペランドの記述子のＢｔ　＋Ｘｔ　ＩｓＩ
　フィールドが第２の命令レジスタ１２に格納され、Ｌ
Ｊｌ　フィールドが第３の命令レジスタ１６に格納され
る。第１の命令レジスタ１１に格納された命令コードＭ
ＶＭは命令制御器２８により解読され、ＭＯｖＥ命令の
動作に必要な制御信号が命令制御器２Ｂから出力される
。ＭＯＶＥ命令は第１のオペランド記述子の解読／第１
のオペランドの先頭の読出し、ならびに第２のオペラン
ド記述子の解読／第２のオペランドの先頭の書込みなど
の操作にょシ最初に実行され、以後は後続する第１のオ
ペランドの読出しと後続する第２のオペランドへの書込
みが繰返される。セグメントレジスタ１４は既に説明し
たように複数のエントリを有し、レジスタ番号の切換え
器２７を介して送出された読出しアドレスがセグメント
レジスタ１４に与えられる。セグメントレジスタ１４の
読出しアドレスはオペランド記述子を解読する時に第２
の命令レジスタ１２のＳフィールドによって決定され、
この値はＳＲ番号レジスタ６６にセットされた後にＳＲ
番号スタック４６に書込まれる。

セグメントレジスタ１４のベースアドレスフィールドは
、仮想アドレスの加算器２１へ送出されている。仮想ア
ドレスの加算器２１は、解読時にＸフィールドにより決
定されたインデックスレジスタ１５の出力と、Ｓフィー
ルドと、ベースアドレスとを加算して仮想アドレスを生
成する。同様にして、実効アドレスの加算器２２は、イ
ンデックスレジスタ１５の出力とＳフィールドとを加算
して実効アドレスを生成する。生成された仮想アドレス
は仮想アドレスレジスタ６１のメモリアクセス制御器ろ
７に送出され、実アドレスに変換された後に主記憶装置
１へのアクセスに使用されると共に、下位仮想アドレス
レジスタ３４を介してセグメント外アクセスレ０外検出
器５０へ送出される。実効アドレスは実効アドレスレジ
スタ６２を介してセグメンート外アクセス例外検出器５
０へ送出されると共に、実効アドレススタック４２にも
書込まれる。

減算器２６は、オペランド長、またはオペランドサイズ
から減数発生器２９の出力値を減算するものである。減
算器２６は切換え器２６の動作に対応して発生され、第
３の命令レジスタ１６を選択する場合には１、オペラン
ド長スタック４るを選択する場合には４である。１はオ
ペランド長をオペランドサイズに補正する値であシ、４
は１メモリアクセスでアクセス可能な最大オペランドサ
イズを示す値である。

減算器２６の出力は、オペランドサイズレジスタ６６に
セットされる。オペランドの先頭のアクセスにおいては
、オペランドサイズレジスタ６６にセントされた（Ｌ−
１）の値からさらに減算器４５においてセグメント外ア
クセス例外検出器５０から送出された（　３−Ｗ／ＶＡ
　）の値を減算する。その結果の先頭のオペランドアク
セス後の残レングスは、切換え器４７を経由してオペラ
ンド長スタック４６にセントされる。後続するオペラン
ドアクセスにおいて、切換え器４７はオペランドサイズ
レジスタ６６の出力を選択し、減算器４５の出力を変更
することなくオペランド長スタック４６に転送する。

セグメントレジスタ１４から読州されたセグメントサイ
ズは、切換器５５とサイズレジスタ６５とを経由してセ
グメント外アクセス例外検出器５０に送出される。

ＳＲ番号スタック４６と、実効アドレススタック４２と
、オペランド長スタック４６とは相等しい複数のエント
リを有し、オペランド記述子の解読済み情報を各エン）
　ＩＪに保持し、それぞれオペランド記述子と対応づけ
てスタック群として使用される。例えば、各スタックに
書込まれた第１のオペランド記述子の後続読出しの場合
、ＳＲ番号スタック４６から読出されたレジスタ番号は
、レジスタ番号の切換え器２７を経由してセグメントレ
ジスタ１４の読出しアドレスとして送出されて使用され
る。実効アドレススタック４２から読出された第１のオ
ペランド記述子の実効アドレス（−例えば、Ｅ）は、実
効アドレスの切換え器２５を経由して出力され、インデ
ックス／加数の切換器２４により出力されるアドレス加
数（４バイト）とセグメントレジスタ１４から読出され
るペースアドレス（例えば、Ｂ）と共に２つのアドレス
加算器２１．２２において加算され、後続する仮想アド
レス（Ｂ＋Ｅ＋４　）の実効アドレス（Ｅ＋４）を発生
する。仮想アドレスはメモリアクセス制御器６７へ送出
され、記憶装置１をアクセスするために使用される。実
効アドレス（Ｅ＋４）は、さらに後続する第１のオペラ
ンドの読出しに備え、実効アドレススタック４２に書込
まれる。オペレーション長スタック４６から読出された
第１のオペランドの残サイズは、減数発生器２９で発生
した１回のオペランド読出しの処理長４だけ、減算器２
３によ）減算される。上記の減算結果は、オペランドア
クセスの終了検出に備えてオペランド長スタック４３に
再度、書込まれる。減算器２３のキャリー出力は残しン
グス対アクセス長の符号を表示しており、負符号を表示
した場合にオペランド長の終了を意味している。

以上によシ、第１のオペランド記述子の解読／第１回の
主記憶装置アクセス、および後続アクセスの順で説明し
たが、第２のオペランド記述子も同様に解読され、スタ
ック群へ貯えられ、第１のオペランド記述子と交互に読
出されて後続のオペランドの読出し、および書込みに使
用される。

セグメント外アクセス例外検出器５０においてセグメン
ト外アクセス例外を検出した場合には、時に中断し、例
外処理を起動する。

次に、第５図にセグメントガアクセス例外検出器５０の
一実施例の詳細なブロック図を示す。第５図において、
減算器５Ｂはメモリアクセスごとに最右端バイト位置を
示す定数「３」から、下位仮想アドレスレジスタ６４の
保持する値を減算する。すなわち、減算器５８は既に説
明したような（３−Ｗ／ＶＡ）項を生成する。この出力
は減算器４５に送出され、既に説明したようにオペラン
ド記述子の解読時におけるオペランドサイズの残量補正
に使用される。ＥＬの切換え器５２は、実効アドレスレ
ジスタ３２の出力とオペランドサイズレジスタ６６の出
力とを切換えて得た出力を減算器５６に転送する。減算
器５６はサイズレジスタ３５の出力からＥＬの切換え器
５２の出力を減算する機能を有し、減算の結果はＳｚの
切換え器５５においてセグメントレジスタ１４からのサ
イズ出力と切換えられてサイズレジスタ６５へ転送され
る。減算器５７では、減算器５６の出力から減算器５８
の出力を減算している。すなわち、（Ｓ　ＩＺＥ−ＥＡ
−（３−Ｗ／ＶＡ））（７）演算を行っている。減算器
５６のキャリー信号と、減算器５７のキャリー信号とは
ゲート５６に転送される。

第４図および第５図に示した情報処理装置では、第６図
に示すようなパイプライン処理によりアドレス生成とセ
グメント外アクセス例外チェックとを実現している。す
なわち、第６図においては、基本命令の動作タイミング
チャートに示したように、第４図において並べて配置さ
れたレジスタ群には同期してデータがセットされる。第
６砲のタイミングチャートのクロックＴ２期間には、サ
イズレジスタ６５と、実効アドレスレジスタ３２と。

下位仮想アドレスレジスタ６４とには命令ａｌのオペラ
ンドアクセスに関連した値、ずなわち、Ｉｌｌ　。

ｅ　１　、　ｗ／　Ｖ　１がセットされている。一方、
基本命令ではオペランド長フィールドが存在しないので
、オペランドサイズレジスタ６６は使用されず、ＥＬの
切換え器５２は実効アドレスレジスタ３２を選択してい
る。一方、減算器５６は（ｓｌ−ｅｌ）を出力し、減算
器５８は（３−ｗ／ｖ１）を出力している。したがって
、減算器５７では（８１−ｅｓ　）　（３ｗ／ｖｔ　）
を計算してお沙、そのキャリー出力には（８１ｅｌ）≧
（３−Ｗ／　Ｖｌ　）という事象を出力し、上記のセグ
メントガアクセス例外検出の第１１式を表わしている。

ゲート５６では基本命令タイミング信号をＡＮＤＬ、セ
グメント外アクセス例外報告信号を生成している。

第６図において、後半のタイミングチャートは可変長オ
ペランド命令の動作タイミングチャートをボす。＠６図
の示す期間Ｔｓにオイて、第１〜第３の命令レジスタ１
１〜１６には可変長命令の命令コードと、第１のオペラ
ンド記述子とがセットされる。各演算器においては、仮
想アドレスｖ１１と、実効アドレスｅ５　と、オペラン
ド長すイス（ｌ　ｓ＝ｉ　）とを計算すると共に、セグ
メントレジスタ番号ｒ５　と、セグメントレジスタ１４
がら読出したサイズｓ６　とを各レジスタにセントする
。

次のマシンサイクルＴ６は、オペランド取出しの準備に
使用される。ＥＬの切換え器５２はオペランドサイズレ
ジスタ３６の出方を選択し、ｓｚの切換え器５５では減
算器５６を選択している。

したがって、サイズレジスタ６５には減算器５６の出力
値８５　（ｉｓ−１）がセットされる。＋ｊイクＴ７の
期間において、実効アドレススタック４２とＳＲ番号ス
タック４６との第１のオペランド記述子のエントリには
、それぞれｅ５とｒ、とがセットされる。ＥＬの切換え
器５２け実効アドレスレジスタ６２を選択し、減算器４
５がらＬ−１−（３−Ｗ／ＶＡ　）という初回アクセス
分’ｌｒ［じたオペランドサイズがオペランド長スタッ
ク４６の第１のオペランド記述子のエントリにセットさ
れる。

次のサイクルＴ７の期間には、仮想アドレスレジスタ３
１に保持する仮想アドレスｖ５が付加され、メモリアク
セス制御器６７へ読出される。メモリアクセス制御器３
７では、これに応答してリフエストラ送出する。このと
き、セグメントガアクセス例外検出器５ｏにおいては、
ＥＬの切換え器５２は実効アドレスレジスタ３２を選択
しており、減算器５６では（サイズレジスタ６５の内容
）−（実効アドレスレジスタ６２の内容）＝ａＳ（１１
、−ｔ）−６５を計算し、生成されたキャリー出力は可
変長タイミング信号との条件をとシ、セグメント外アク
セス例外の判定報告信号とする。

この式は、第１のオペランド記述子によりアクセスされ
る最右端バイト位置に関する例外判定式を示したもので
ある。したがって、この場合はセグメント外アクセス例
外が存在しない場合を示している。

サイクルＴ７の期間では、第２および第３の命令レジス
タ１２．１３に取出された第２のオペランド記述子の解
読が並行して処理実行され、サイクル’ｒｓ　ｌ　Ｔｌ
ｌの２サイクル期間に第１のオペランド記述子の場合と
同様に処理が行われ、各スタックの第２のオペランドの
エントリに解読結果が格納される。第２のオペランドは
、データを記憶するためのオペランドであり、第２のオ
ペランドの実行によって記憶データの転送が行われる。

しかしｊがら、斯かる動作は本発明に直接的関連が゛な
いので説明を省略する。

サイクルＴＩＯからサイクルＴｎまでの期間には、第１
のオペランドと第２のオペランドとの後続アクセスリク
エストが交互に処理されている。後続リクエストや後続
アクセスリクエストは、スタック群からオペランド記述
子対応に読出される情報を用いて送出される。例えば、
サイクルＴ９の期間の動作１ｒｉ、第１のオペランドア
クセスであり、ＳＲ番号スタック４６から第１のオペラ
ンドのためのセグメントレジスタ番号ｒ５を読出すと共
に、実効アドレススタック４２から前回のアクセスで使
用した実効アドレスを読出し、オペランド長スタック４
３から残オペランドサイズを読出す。そこで、仮想アド
レスの加算器２１と実効アドレスの加算器２２とに対し
て、選択器２４．２５を介して＋４および実効アドレス
ｅ６が供給芒れ、さらに仮想アドレスの加算器２１には
セグメントレジスタ１４から読出されたベースアドレス
ｒ５が供給され、今回アクセスする仮想アドレスｖ５＋
４と実効アドレスｅ５＋４とが出力される。一方、減算
器２６では残サイズｒｌ、から今回、オペランドアクセ
スするオペランド長、すなわち、４が減ぜられる。

これらのアドレスや残レングスは、レジスタ群を介して
再度、スタック群に書込まれ、次のアクセスで使用され
る。仮想アドレスはメモリアクセスのためにメモリアク
セス制御器６７へ送出される。以後、オペランドアクセ
スをサイクルＴ　ｎ−１の期間にみられるように、残レ
ングスが０になるまで繰返す。これらの後続アクセスに
おいては、可変長タイミング信号がチェックの無効を指
示しており、セグメント外アクセス例外検出器５０では
例外のチェックを行わないでアクセスをしている。後続
のアクセスの範囲では、開始時のチェックによりすでに
アクセスが完了しており、チェックなしのアクセスで例
外の検出洩れはない。

一方、オペランド記述子を解読する時のセグメント外ア
クセス列外チェックにおいて列外を検出した場合には、
的外報告信号をもとにしてＭＯＶＥ命令の処理を中断し
、例外処理を開始する。上記の例外検出のタイミングは
ＭＯＶＥ命令の書込み動作に先行しており、これによっ
て他のセグメントが乱れることを防止して込る。

（発明の効果） 本発明は以上説明したように、可変長オペランドアクセ
スの開始時にオペランドの最大アクセス可能アドレスを
予知してセグメント外アクセス例外チェックを行うこと
にょシ、ＥＢＰ’Ｔｈ生成するための複雑な手続きを省
略し、少量のハードウェアで単純な構成のセグメント外
アクセス例外チェックを実現し、結果的には低コストで
容易にマシンサイクルタイムを短縮することができると
いう効果がある。

【図面の簡単な説明】

第１図〜第３図はセグメンテーションの概念を示す図で
ある。 第４図は、本発明による例外検出装置の一実施例を示す
ブロック図である。 第５図は、第３図において使用されるセグメント例外ア
クセス検出器の詳細例を関連部分と共に示すブロック図
である。 第６図は、第４図ならびに第５図における例外検出装置
を示すタイミングチャートである。 １・・・主記憶装置 ２・・・情報処理装置 １１〜ｉ５，３１〜６６・・・レジスタ２１．２２・・
争加算器 ２３．４５．５６〜５８・０―減算器 ２４〜２７．４７，５２．５５・・・切換え器２８−・
・命令制御器 ２９・拳・減数発生器 ６７・・・メモリアクセス制御器 ４２、．４３，４６・拳・スタック ５０・・・セグメント外アクセス例外検出器５１・・・
例外受付は器 ５３−　＠・ゲート 特許出願人　日本電気株式会社 代理人　弁理士　井ノ　ロ　壽

Claims (1)

【特許請求の範囲】
1. ベースアドレスとセグメントサイズを含むセグメント記
   述子とによってセグメントを規定し、前記ベースアドレ
   スと実効アドレスとの和を仮想アドレスとし、前記実効
   アドレスと前記セグメントサイズとの比較にもとづいて
   セグメント外アクセス判定ヲ行うセグメンテーション方
   式において使用される例外検出装置であって、前記セグ
   メント記述子を保持するだめのレジスタ手段と、実行す
   べきオペランドの開始位置とオペランド長とにより定義
   される可変長オペランドを処理する可変長命令をロード
   するだめの命令レジスタと、前記命令レジスタにロード
   された前記可変長命令に応答して、前記オペランドの開
   始実効アドレスを生成するだめの実効アドレス加算器と
   、前記可変長命令により指定された前記オペランド長か
   ら１を減するための補正手段と、前記レジスタ手段から
   出力されるセグメントサイズ値から前記補正手段の出力
   値、および前記開始実効アドレスの値を減算し、前記減
   算の結果にょ）前記オペランドの終了位置がセグメント
   外に存在するか否かを判定し、前記判定の結果によって
   例外を報告するための報告手段とを具備して構成したこ
   とを特徴とする例外検出装置。