JPS63165931A - 不連続命令フエツチアドレス情報記憶方式 - Google Patents
不連続命令フエツチアドレス情報記憶方式Info
- Publication number
- JPS63165931A JPS63165931A JP61311315A JP31131586A JPS63165931A JP S63165931 A JPS63165931 A JP S63165931A JP 61311315 A JP61311315 A JP 61311315A JP 31131586 A JP31131586 A JP 31131586A JP S63165931 A JPS63165931 A JP S63165931A
- Authority
- JP
- Japan
- Prior art keywords
- instruction fetch
- fetch address
- address
- instruction
- discontinuous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ハードウェア及びソフトウェアの開発支援装
置における一連の命令フェッチアドレス情報の記憶に関
し、特に不連続命令フェッチアドレス情報の記憶に関す
る。
置における一連の命令フェッチアドレス情報の記憶に関
し、特に不連続命令フェッチアドレス情報の記憶に関す
る。
命令フェッチアドレス情報の記憶はプログラムの実行状
態をトレースする有効な手段として利用されている。従
来、命令７エツチアドレス情報の記憶の際には、命令フ
ェッチアドレスの不連続性をチェックしておらず、命令
フェッチアドレスの任意の範囲内の命令フェッチアドレ
ス情報の全てを記憶している。
態をトレースする有効な手段として利用されている。従
来、命令７エツチアドレス情報の記憶の際には、命令フ
ェッチアドレスの不連続性をチェックしておらず、命令
フェッチアドレスの任意の範囲内の命令フェッチアドレ
ス情報の全てを記憶している。
上述した従来の命令フェッチアドレス情報記憶方式では
、命令フェッチアドレスの不連続性をチェックしていな
いので、プログラムの実行中に異常が発生し、その結果
、予期しないアドレスからプログラムを実行してしまう
ような場合、命令フェッチアドレスの範囲内だけの指定
で命令７エッチアドレス情報を記憶させようとしても、
異常時の命令フェッチアドレスの範囲が予期できないう
えにアドレスデータを記憶するメモリの容量が限られて
いるので異常状態のプログラムの流れが捕捉出来ない等
命令フェッチアドレス情報記憶方式の機能が十分に発揮
出来ないという問題点がある。
、命令フェッチアドレスの不連続性をチェックしていな
いので、プログラムの実行中に異常が発生し、その結果
、予期しないアドレスからプログラムを実行してしまう
ような場合、命令フェッチアドレスの範囲内だけの指定
で命令７エッチアドレス情報を記憶させようとしても、
異常時の命令フェッチアドレスの範囲が予期できないう
えにアドレスデータを記憶するメモリの容量が限られて
いるので異常状態のプログラムの流れが捕捉出来ない等
命令フェッチアドレス情報記憶方式の機能が十分に発揮
出来ないという問題点がある。
本発明の不連続命令フェッチアドレス情報記憶方式は、
中央処理装置（ＣＰＵ）から出力される命令フェッチア
ドレスを一時記憶するラッチと、命令フェッチが連続し
ている時の命令フェッチアドレスの増加値がセットされ
るレジスタと、このレジスタにセットされた値とラッチ
に記憶されたアドレスとＣＰＵから出力される現命令フ
ェッチアドレスに基づいて、不連続命令のフェッチと判
別して。
中央処理装置（ＣＰＵ）から出力される命令フェッチア
ドレスを一時記憶するラッチと、命令フェッチが連続し
ている時の命令フェッチアドレスの増加値がセットされ
るレジスタと、このレジスタにセットされた値とラッチ
に記憶されたアドレスとＣＰＵから出力される現命令フ
ェッチアドレスに基づいて、不連続命令のフェッチと判
別して。
制御信号を出力する比較制御部と、不連続命令フェッチ
のアドレスを記憶するメモリとを有し、前記制御信号に
よりメモリに不連続命令のアドレスを記憶するようにし
たことを特徴としている。
のアドレスを記憶するメモリとを有し、前記制御信号に
よりメモリに不連続命令のアドレスを記憶するようにし
たことを特徴としている。
以下？！−日
〔実施例〕
、次に本発明について実施例によって説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図を参照して１本発明による不連続命令フェッチアド
レス情報記憶方式では、ラッチ１゜レジスタ２．比較制
御部３及びメモリ５と備えている。
１図を参照して１本発明による不連続命令フェッチアド
レス情報記憶方式では、ラッチ１゜レジスタ２．比較制
御部３及びメモリ５と備えている。
ラッチ１には中央処理袋［（ＣＰＵ） ６の各命令フェ
ッチサイクルの終了までにその命令フェッチのアドレス
が記憶されて、このラッチ１の出力は比較制御部３に入
力される。レジスタ２にはＣＰＵ ６の命令フェッチが
連続している場合、命令フェッチアドレスの増加値がセ
ットされる。例えば。
ッチサイクルの終了までにその命令フェッチのアドレス
が記憶されて、このラッチ１の出力は比較制御部３に入
力される。レジスタ２にはＣＰＵ ６の命令フェッチが
連続している場合、命令フェッチアドレスの増加値がセ
ットされる。例えば。
ＣＰＵ ６が１つのパスサイクルで４バイトの命令フェ
ッチができるシステムでは、レジスタ２には４がセット
される。
ッチができるシステムでは、レジスタ２には４がセット
される。
比較制御部３は、ラッチ１に一時的に記憶され２にセッ
トされている値と同じかどうかを判定し。
トされている値と同じかどうかを判定し。
即ち、不連続フェッチを判定して、異なっている場合に
、 ＣＰＵ ６の現命令フェッチサイクルのアドレスデ
ータとメモリ５に書き込むための制御信号４を出力する
。そして、この制御信号４によシ現命令フェッチサイク
ルのアドレスデータがメモリ５に書き込まれる。
、 ＣＰＵ ６の現命令フェッチサイクルのアドレスデ
ータとメモリ５に書き込むための制御信号４を出力する
。そして、この制御信号４によシ現命令フェッチサイク
ルのアドレスデータがメモリ５に書き込まれる。
ここで、比較制御部の例を第２図（、）及び（ｂ）に示
す。前述のように、レジスタ２にはＣＰＵ ６の命令フ
ェッチが連続している場合の命令フェッチアドレスの増
加値がセットされているものとする。
す。前述のように、レジスタ２にはＣＰＵ ６の命令フ
ェッチが連続している場合の命令フェッチアドレスの増
加値がセットされているものとする。
第２図（ａ）に示す比較制御部３は減算器３ａ及び比較
制御器３ｂを備えており、 ＣＰＵ ６の現命令フェッ
チのアドレスからラッチ１に記憶されている直前の命令
フェッチアドレスを減算器３ａで減算し、比較制御器３
ｂで、その結果がレジスタ２にセットされている値と一
致しているかを比較し。
制御器３ｂを備えており、 ＣＰＵ ６の現命令フェッ
チのアドレスからラッチ１に記憶されている直前の命令
フェッチアドレスを減算器３ａで減算し、比較制御器３
ｂで、その結果がレジスタ２にセットされている値と一
致しているかを比較し。
異なっている場合、比較制御器３ｂはＣＰＵ ６からの
現命令フェッチアドレスデータをメモリ５に書き込むた
めの制御信号４を出力する。
現命令フェッチアドレスデータをメモリ５に書き込むた
めの制御信号４を出力する。
第２図（ｂ）に示す比較制御部３は比較制御器３ｂ及び
加算器３Ｃを備えておシ、レジスタ２にセットされた値
とラッチ１に記憶されている命令フェッチアドレスを加
算器３Ｃで加算し２．比較制御器３ｂで、その結果がＣ
ＰＵ ６の現命令フェッチアドレスと一致しているかを
比較し、異なっている場合、比較制御器３ｂは現命令フ
ェッチアドレスデータをメモリ５に書き込むだめの制御
信号４を出力する。
加算器３Ｃを備えておシ、レジスタ２にセットされた値
とラッチ１に記憶されている命令フェッチアドレスを加
算器３Ｃで加算し２．比較制御器３ｂで、その結果がＣ
ＰＵ ６の現命令フェッチアドレスと一致しているかを
比較し、異なっている場合、比較制御器３ｂは現命令フ
ェッチアドレスデータをメモリ５に書き込むだめの制御
信号４を出力する。
以上説明したように２本発明の不連続命令フェッチアド
レス情報記憶方式では、 ＣＰＵの命令フェッチアドレ
スが連続しているかをチェックし、もし不連続性が検出
された時は、不連続となった命令フェッチのアドレスデ
ータをメモリに記憶しているから、この不連続命令フェ
ッチのアドレス情報を解析することに依って、ｆログラ
ムの実行状態を把握する上で重要な手がかシとなシ、ノ
・−ドウエア及びソフトウェアの開発を容易にできる効
果がある。
レス情報記憶方式では、 ＣＰＵの命令フェッチアドレ
スが連続しているかをチェックし、もし不連続性が検出
された時は、不連続となった命令フェッチのアドレスデ
ータをメモリに記憶しているから、この不連続命令フェ
ッチのアドレス情報を解析することに依って、ｆログラ
ムの実行状態を把握する上で重要な手がかシとなシ、ノ
・−ドウエア及びソフトウェアの開発を容易にできる効
果がある。
臥ｔ′赤口
第１図は本発明の一実施例を示すブロック図。
第２図（＆）及び（ｂ）はそれぞれ第１図を詳細に示す
ブロック図である。 １・・・ラッチ、２・・・レノスタ、３・・・比較制御
部。 ５・・・メモリ、６・・・中央処理装置（ＣＰＵ）。 第１図
ブロック図である。 １・・・ラッチ、２・・・レノスタ、３・・・比較制御
部。 ５・・・メモリ、６・・・中央処理装置（ＣＰＵ）。 第１図
Claims (1)
- １、中央処理装置から出力される命令フェッチアドレス
を一時記憶するラッチと、命令が連続してフェッチされ
る際の命令フェッチアドレスの増加値がセットされるレ
ジスタと、該レジスタにセットされた値と前記ラッチに
記憶されたアドレスと前記中央処理装置から出力される
現命令フェッチアドレスに基づいて、不連続命令のフェ
ッチを判別して制御信号を出力する比較制御部と、不連
続命令のアドレスを記憶するメモリとを有し、前記制御
信号により前記メモリに不連続命令のアドレスを記憶す
るようにしたことを特徴とする不連続命令フェッチアド
レス情報記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311315A JPS63165931A (ja) | 1986-12-27 | 1986-12-27 | 不連続命令フエツチアドレス情報記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311315A JPS63165931A (ja) | 1986-12-27 | 1986-12-27 | 不連続命令フエツチアドレス情報記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63165931A true JPS63165931A (ja) | 1988-07-09 |
Family
ID=18015652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61311315A Pending JPS63165931A (ja) | 1986-12-27 | 1986-12-27 | 不連続命令フエツチアドレス情報記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63165931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218875B1 (en) | 1998-04-16 | 2001-04-17 | Nec Corporation | High speed lock-up phase locked loop circuit |
-
1986
- 1986-12-27 JP JP61311315A patent/JPS63165931A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218875B1 (en) | 1998-04-16 | 2001-04-17 | Nec Corporation | High speed lock-up phase locked loop circuit |
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