JPH0333939A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ゛本発明はマイクロプロセッサに係り、特にインサーキ
ットエミュレータ等に使用される評価用マイクロプロセ
ッサにおいて評価対象とするプログラムが正しく初期化
されていないレジスタに対し、不用意にリード動作を行
った事を検出し、プログラムの暴走等を未然に防止する
技術に関する。

〔従来の技術〕

マイクロプロセッサは、−殻内にデバイス内部に、デー
タを保持する各種のレジスタを持っている。これらのレ
ジスタには、演算処理、又は割り込み処理等を行う時に
データを一時的保持するレジスタと、ＣＰＵ部等の動作
を設定するデータを保持するレジスタとの２種類に大別
される。

前者のレジスタは、必要なデータを必要な時に保持する
事を目的とする為、使用する前にどの様なデータが書き
込まれていても、特に問題は生じない。特にマイクロプ
ロセッサがリセット信号により初期化された場合でも、
これらのレジスタに関しては、初期化されない。

一方、後者のレジスタは、ＣＰＵの動作等に直接関連す
るレジスタの為、マイクロプロセッサがリセット信号に
より、初期化された場合、これらのレジスタも、同様に
必らず特定のデータ値に初期化される。つまり、マイク
ロフロセッサは、リセット信号により初期化されるレジ
スタと初期化されないレジスタとの２種類のレジスタを
持っている。この様なマイクロプロセッサ上で動作する
プログラムでは、リセット信号により初期化されないレ
ジスタを使用する場合、必らず必要データを先に書き込
んでから、使用する事が前提となっている。例えば、割
り込み処理等を行う時にデータを一時的に保持する為の
、データ格納先アドレスを示す、スタックポインタレジ
スタは、割り込み処理が発生する前に、必らず適当なデ
ータが書き込まれていなければならない。プログラムの
バク等により、このスタックポインタレジスタに適当な
データが書き込まれる前に、割り込み処理が発生すると
、存在しない記憶装置に対し、データの格納を行う等の
不具合が生じる。

従って、この様なプログラムを実行した評価用マイクロ
プロセッサは、正常に動作する事ができず、暴走状態と
なる。

〔発明が解決しようとする課題〕 前述した従来の評価用マイクロプロセッサは、リセット
信号で初期化されないレジスタに対し、有効データが書
き込まれる前に、リード動作を行うという異常動作を検
出できないという欠点がある。

本発明の目的は、前記欠点が解決され、リセット信号に
より初期化されないレジスタに対しては、有効データが
書き込まれる前にリード動作を行った場合、直ちに割り
込み処理を起動し、プログラムの異常を検出するように
したマイクロプロセッサを提供することにある。

〔課題を解決するための手段〕

本発明のマイクロプロセッサの構成は、リセット信号に
より初期化されない特定レジスタに対するアクセス動作
中を示すアドレスデコーダ部と、リセット処理後前記レ
ジスタに対し１度もライト動作を行う事なしにリード動
作を行った事を検出する検出部と、異常検出時に割り込
みを発生する為の割り込み制御部とを備えたことを特徴
とする。

〔実施例〕

次に図面を参照しながら本発明を説明する。

第１図（Ａ）は本発明の一実施例のマイクロプロセッサ
の一部を示すブロック図、第１図（Ｂ）は本発明の一実
施例のマイクロプロセッサの他部を示すブロック図であ
る。第１図（Ａ）と第１図（Ｂ）とを合わせて、本実施
例のマイクロプロセッサの全体を示すことになる。ここ
で、第１図（Ａ）の配線Ａ、バスＢ、Ｃ１配線り、Ｅは
、各々第１図（Ｂ）の同符号の配線又はバスと接続され
ている。

第１図（Ａ）、第１図（Ｂ）において、本実施例の評価
用マイクロプロセッサ１は、命令処理部２と、バス制御
部３と、リセットで初期化されるレジスタ群４と、リセ
ットで初期化されないレジスタ群５と、割り込み制御部
６と、アドレスデコーダ部７と、検出部ａ８と、検出部
ｂ１９と、検出部ｃ２０と、内部バス、内部データバス
、内部アドレスバスとを含み、構成される。

ここで、アドレスバス端子１０．デルタパス端子１３、
リード信号端子１４．ライト信号端子１５、　リセット
端子１６を外部に出している。

本実施例の評価用マイクロプロセッサｌは、アドレスバ
ス端子１２．データバス端子１３．リード信号端子１４
．ライト信号端子１５を介して、外部記憶装置に記憶さ
れた評価対象とするプログラムを実行する。アドレスデ
コーダ部７は、リセット信号で初期化されないレジスタ
群５の各レジスタにアクセスしている間、論理レベル正
の信号を、それぞれのレジスタに応じて出力する。検出
部ａ８．検出部ｂ１９．検出部ｃ２０から、それぞれ発
生される割り込み要求信号１０は、これらのレジスタ群
５の各レジスタにアクセスしない限り、アドレスデコー
ド部７の出力信号が、すべて論理レベル負となっている
為、無効状態を示す負の論理レベルを保持する。又、こ
の時、ＲＳフリップフロップ９は、同様にアドレスデコ
ーダ部７の負の論理レベルの出力信号と、リセット端子
１６より入力される負の論理レベルのリセット信号１１
により、クリア動作が生じＱ出力はすべて負の論理レベ
ルとなっている。次に、リセット処理後、リセットで初
期化されないレジスタ群５のあるレジスタに対し、有効
データの書き込みが行たわれる前に、読み出し動作が発
生した場合、このレジスタに対応するアドレスデコーダ
部７の正の論理レベルの信号と、読み出し動作時正の論
理レベルを出力する内部ＲＤ信号１７とにより、割り込
み要求信号ｌＯの論理レベルは、有効状態を示す正にな
る。何故ならば、ＲＳフリップフロップ９のＱ出力は、
負の論理レベルを保持している為である。従って、割り
込み制御部６では、これに応じて割り込み処理動作を開
始する。一方、リセット処理後、リセットで初期化され
ないレジスタ群５のあるレジスタに対し、有効データの
書き込み動作が発生すると、アドレスデコーダ部７の対
応した出力信号が正の論理レベルとなり、またこの時内
部ＷＲ信号１８も同様に正の論理レベルとなる為、ＲＳ
フリップフロップ９はプリセットされ、Ｑ出力は正の論
理レベルとなる。従って、この後に、このレジスタに対
し、再度読み出し動作が発生しても、この検出部が、割
り込み要求信号ｌＯの論理レベルを正にする事はない。

尚、この様な動作をする検出部が、リセットで初期化さ
れないレジスタ群５のレジスタ数と同数用意される。

〔発明の効果〕

以上説明した様に、本発明は、リセット信号により初期
化されない特定レジスタに対し、有効データが書き込ま
れる前に、データの読み出しを行った場合に直ちに割り
込み処理を起動し、プログラムの異常を検出する事がで
きる為、マイクロプロセッサの暴走等を未然に防ぐ事が
できるという効果がある。

【図面の簡単な説明】

第１図（Ａ）は本発明の一実施例の評価用マイクｐプロ
セ、すの一部を示すブロック図、第１図（Ｂ）は本発明
の一実施例の評価用マイクロプロセッサの他部を示すブ
ロック図である。 ｌ・・・・・・評価用マイクロプロセッサ、２・・・・
・・命令処理部、３・・・・・・バス制御部、４・・・
・・・リセットで初期化されるレジスタ群、５・・・・
・・リセットで初期化されないレジスタ群、６・・・・
・・割り込み制御部、７・・・・・・アドレスデコーダ
部、８・旧・・検出部ａ１９・・・・・・ＲＳフリップ
フロップ、１ｏ・・・・・・割り込み要求信号、１１・
・・・・・リセット信号、１２・・・・・・アドレスバ
ス端子、１３・・・・・・データバス端子、１４・・・
・・・リード信号端子、１５・・・・・・ライト信号端
子、１６・・・・・・リセット端子、１７・・・・・・
内部ＲＤ倍信号１８・・・・・・内部ＷＲ倍信号１９・
・・・・・検出部ｂ、２０・・・・・・検出部Ｃ０

Claims (1)

【特許請求の範囲】
1. リセット信号により初期化されないレジスタに対するア
   クセス動作中有効レベルを示す制御信号を持ったアドレ
   スデコード部と、リセット処理終了後前記レジスタに１
   度もライト動作を行う事なしにリード動作を行った時に
   有効レベルを示す制御信号を持った検出部と、前記検出
   部の制御信号により割り込み処理を起動する割り込み制
   御部とを備えたことを特徴とするマイクロプロセッサ。