JPH0481932A - 割込みコントローラ - Google Patents
割込みコントローラInfo
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- JPH0481932A JPH0481932A JP2194714A JP19471490A JPH0481932A JP H0481932 A JPH0481932 A JP H0481932A JP 2194714 A JP2194714 A JP 2194714A JP 19471490 A JP19471490 A JP 19471490A JP H0481932 A JPH0481932 A JP H0481932A
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- interrupt
- interrupt request
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- 238000001514 detection method Methods 0.000 claims abstract description 6
- 230000007704 transition Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 10
- 230000001960 triggered effect Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、外部デバイスからエツジトリガによる割込
み要求信号によって要求された割込み要求をプロセッサ
に与える割込みコントローラに関する。
み要求信号によって要求された割込み要求をプロセッサ
に与える割込みコントローラに関する。
（従来の技術）
割込みコントローラを備えたシステムにあっては、外部
デバイスからプロセッサへの割込み要求は、割込みコン
トローラを介してプロセッサへ与えられる。
デバイスからプロセッサへの割込み要求は、割込みコン
トローラを介してプロセッサへ与えられる。
外部デバイスからの割込み要求は、エツジトリガあるい
はレベルトリガの割込み要求信号として割込みコントロ
ーラに与えられる。エツジトリガの場合は、ハイレベル
からローレベルへ変化する立ち下がりエツジ、あるいは
ローレベルからハイレベルへ変化する立ち上がりエツジ
を割込み要求信号として割込みを要求する。一方、レベ
ルトリガの場合には、割込み要求信号をローレベル状態
あるいはハイレベル状態として割込みを要求する。
はレベルトリガの割込み要求信号として割込みコントロ
ーラに与えられる。エツジトリガの場合は、ハイレベル
からローレベルへ変化する立ち下がりエツジ、あるいは
ローレベルからハイレベルへ変化する立ち上がりエツジ
を割込み要求信号として割込みを要求する。一方、レベ
ルトリガの場合には、割込み要求信号をローレベル状態
あるいはハイレベル状態として割込みを要求する。
いずれのトリガを用いるかは、割込みコントローラによ
って選択される。
って選択される。
ここで、割込み要求信号をエツジトリガとした場合には
、割込み要求信号にエツジトリガが発生すると、割込み
コントローラは外部デバイスから割込み要求が発生した
ことを認識して、割込み発生状態となり、プロセッサへ
の割込み要求信号を有効にして割込み処理をプロセッサ
に要求する。
、割込み要求信号にエツジトリガが発生すると、割込み
コントローラは外部デバイスから割込み要求が発生した
ことを認識して、割込み発生状態となり、プロセッサへ
の割込み要求信号を有効にして割込み処理をプロセッサ
に要求する。
その後、プロセッサが割込みコントローラからの割込み
要求に応答すると、その割込みアクノリッジサイクルに
おいて割込みコントローラは割込み発生状態が解除され
る。あるいは、割込み要求に対応した割込み処理中にプ
ログラムによって割込みコントローラは割込み発生状態
が解除される。
要求に応答すると、その割込みアクノリッジサイクルに
おいて割込みコントローラは割込み発生状態が解除され
る。あるいは、割込み要求に対応した割込み処理中にプ
ログラムによって割込みコントローラは割込み発生状態
が解除される。
割込み発生状態が解除されると、割込みコントローラは
、割込みが発生していない状態となる。
、割込みが発生していない状態となる。
このような２つの状態を遷移する割込みコントローラに
あっては、割込み発生状態において外部デバイスからさ
らに割込み要求信号がエツジトリガとして与えられても
、そのエツジトリガは無視され、割込み要求を認識する
ことができなかった。
あっては、割込み発生状態において外部デバイスからさ
らに割込み要求信号がエツジトリガとして与えられても
、そのエツジトリガは無視され、割込み要求を認識する
ことができなかった。
このため、割込みコントローラが割込み発生状態におい
て、割込み要求信号に再度エツジトリガが発生したか否
かを検出することはできず、割込み要求が、１回のエツ
ジトリガの割込み要求信号によ７て要求されたものなの
か、あるいは複数回のエツジトリガの割込み要求信号に
よって要求されたものなのかを判別することができなか
った。
て、割込み要求信号に再度エツジトリガが発生したか否
かを検出することはできず、割込み要求が、１回のエツ
ジトリガの割込み要求信号によ７て要求されたものなの
か、あるいは複数回のエツジトリガの割込み要求信号に
よって要求されたものなのかを判別することができなか
った。
（発明が解決しようとする課題）
以上説明したように、従来の割込みコントローラにあっ
ては、外部デバイスからの割込み要求が１回のエツジト
リガによる割込み要求信号のみで要求されたものなのか
、あるいは要求された割込みに対応する割込み処理の実
行が遅れ、割込み要求が発生してから割込み処理が行な
われる間に、複数回のエツジトリガが発生して割込みが
要求されたものなのかわからなかった。
ては、外部デバイスからの割込み要求が１回のエツジト
リガによる割込み要求信号のみで要求されたものなのか
、あるいは要求された割込みに対応する割込み処理の実
行が遅れ、割込み要求が発生してから割込み処理が行な
われる間に、複数回のエツジトリガが発生して割込みが
要求されたものなのかわからなかった。
このため、割込み要求に対する割込み処理が、割込み要
求の発生から遅れ、所定の時間内に実行されなかった場
合には、通常行なわれる割込み処理とは異なった処理、
例えばエラー処理を行なおうとしても、エラー処理を行
なうべき状態を認識することができないため、エラー処
理を行なうことができなかった。したがって、割込み要
求信号の発生状態に応じて処理を変えることができず、
システムの信頼性の低下を招いていた。
求の発生から遅れ、所定の時間内に実行されなかった場
合には、通常行なわれる割込み処理とは異なった処理、
例えばエラー処理を行なおうとしても、エラー処理を行
なうべき状態を認識することができないため、エラー処
理を行なうことができなかった。したがって、割込み要
求信号の発生状態に応じて処理を変えることができず、
システムの信頼性の低下を招いていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、割込み要求信号の発生状態
を認識することによって、発生状態に応じた処理を可能
とし、システムの信頼性の向上に寄与することができる
割込みコントローラを提供することにある。
、その目的とするところは、割込み要求信号の発生状態
を認識することによって、発生状態に応じた処理を可能
とし、システムの信頼性の向上に寄与することができる
割込みコントローラを提供することにある。
（課題を解決するための手段）
上記目的を達成するために、この発明は、割込み要求信
号のレベル遷移によって外部からの割込み要求を受けて
割込み発生状態になった後、さらに割込み要求信号のレ
ベル遷移によって前記割込み要求と同じ割込み要求を少
なくとも１回以上受けた場合に、これを検出して、検出
結果が外部から参照される検出手段を備えて構成される
。
号のレベル遷移によって外部からの割込み要求を受けて
割込み発生状態になった後、さらに割込み要求信号のレ
ベル遷移によって前記割込み要求と同じ割込み要求を少
なくとも１回以上受けた場合に、これを検出して、検出
結果が外部から参照される検出手段を備えて構成される
。
（作用）
上記構成において、この発明は、外部から割込み要求が
発生してこれを受は付けた後、さらに同じ割込み要求が
発生した時には、同じ割込み要求が発生したことを検出
し、検出結果を出力できるようにしている。
発生してこれを受は付けた後、さらに同じ割込み要求が
発生した時には、同じ割込み要求が発生したことを検出
し、検出結果を出力できるようにしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わる割込みコントロー
ラの構成を示すブロック図である。同図に示す実施例は
、割込みコントローラが割込み発生状態にあって、さら
に割込み要求信号にエツジトリガが発生すると、これに
よりフラグをセットし、このフラグの状態をプログラム
により読出して、割込み要求信号の発生状態を判別する
ようにしている。
ラの構成を示すブロック図である。同図に示す実施例は
、割込みコントローラが割込み発生状態にあって、さら
に割込み要求信号にエツジトリガが発生すると、これに
よりフラグをセットし、このフラグの状態をプログラム
により読出して、割込み要求信号の発生状態を判別する
ようにしている。
第１図において、割込みコントローラ１は、割込み制御
レジスタ２を備えた割込み制御回路３と、チャネルセレ
クタ４を有して構成されている。
レジスタ２を備えた割込み制御回路３と、チャネルセレ
クタ４を有して構成されている。
割込み制御レジスタ２は、割込みコントローラ１の動作
を規定する情報が外部と入出力可能なレジスタであり、
外部デバイスから割込ろコントローラ１に与えられる８
つの割込み要求信号ＩＲＯ〜ＩＲ７にそれぞれ対応した
８つのレジスタを備えて構成されている。これらの８つ
の割込み制御レジスタは、アドレスバス信号Ａ１〜Ａ３
により指定される。
を規定する情報が外部と入出力可能なレジスタであり、
外部デバイスから割込ろコントローラ１に与えられる８
つの割込み要求信号ＩＲＯ〜ＩＲ７にそれぞれ対応した
８つのレジスタを備えて構成されている。これらの８つ
の割込み制御レジスタは、アドレスバス信号Ａ１〜Ａ３
により指定される。
割込み制御レジスタ２に格納される情報は、第２図に示
すようなフィールドによって構成されている。第２図に
おいて、ＩＮＴＶＮＴＶフイールド込みアクノリッジサ
イクル時に割込みコントローラ１が出力する割込みベク
タを格納するフィールドである。ＩＮＴＬフィールドは
、割込み要求信号ＩＲｎによって外部デバイスから要求
があった時に、プロセッサに出力する割込みレベルの値
を格納するフィールドである。
すようなフィールドによって構成されている。第２図に
おいて、ＩＮＴＶＮＴＶフイールド込みアクノリッジサ
イクル時に割込みコントローラ１が出力する割込みベク
タを格納するフィールドである。ＩＮＴＬフィールドは
、割込み要求信号ＩＲｎによって外部デバイスから要求
があった時に、プロセッサに出力する割込みレベルの値
を格納するフィールドである。
７Ｍビットフィールドは、割込み要求信号ＩＲｎをエツ
ジトリガあるいはレベルトリガのいずれかに設定する情
報を格納するフィールドである。
ジトリガあるいはレベルトリガのいずれかに設定する情
報を格納するフィールドである。
７Ｍビットフィールドが例えば“１°の場合には、エツ
ジトリガモードに設定され、割込み要求信号ＩＲｎがロ
ーレベルからハイレベルに変化した時に割込みが発生す
る。一方、７Ｍビットフィールドが“０°の場合には、
レベルトリガモードに設定され、割込み要求信号ＩＲｎ
がローレベル状態の時に割込みが発生する。
ジトリガモードに設定され、割込み要求信号ＩＲｎがロ
ーレベルからハイレベルに変化した時に割込みが発生す
る。一方、７Ｍビットフィールドが“０°の場合には、
レベルトリガモードに設定され、割込み要求信号ＩＲｎ
がローレベル状態の時に割込みが発生する。
ＩＥビットフィールドは、割込み要求信号ＩＲｎによっ
て割込みの発生を許可するか、あ″るい゛は禁止するか
を設定するビットフィールドである。
て割込みの発生を許可するか、あ″るい゛は禁止するか
を設定するビットフィールドである。
ＩＥビットフィールドが“１”の場合には、割込み許可
状態となり、割込み要求信号ＩＲｎにより割込みを発生
させることが可能となる。一方、■Ｒビットフィールド
が“０”の場合には、割込み禁止状態となる。レベルト
リガモードでは、ＩＥビットが“０”の間は割込み要求
信号ＩＲｎがローレベルになってもプロセッサへ割込み
を要求しない。一方、エツジトリガモードては、ＩＥビ
ットが“Ｏ”の間に入力されたエツジトリガは内部で保
持され、次にＩＥビットが“１”になるまでプロセッサ
へ割込みを要求することを保留する。
状態となり、割込み要求信号ＩＲｎにより割込みを発生
させることが可能となる。一方、■Ｒビットフィールド
が“０”の場合には、割込み禁止状態となる。レベルト
リガモードでは、ＩＥビットが“０”の間は割込み要求
信号ＩＲｎがローレベルになってもプロセッサへ割込み
を要求しない。一方、エツジトリガモードては、ＩＥビ
ットが“Ｏ”の間に入力されたエツジトリガは内部で保
持され、次にＩＥビットが“１”になるまでプロセッサ
へ割込みを要求することを保留する。
ＡＩＤビットは割込み要求信号ＩＲｎによる割込み処理
が受は付けられると、自動的にＩＥビットをＭＯ”に設
定するか否かを制御するビットフィールドである。ＡＩ
Ｄビットが“１”のときは、割込みアクノリッジサイク
ルが実行されると自動的にＩＥビットが°０°になり、
割込み禁止状態となる。一方、ＡＩＤビットが“０２の
ときはこの機能は作用しない。
が受は付けられると、自動的にＩＥビットをＭＯ”に設
定するか否かを制御するビットフィールドである。ＡＩ
Ｄビットが“１”のときは、割込みアクノリッジサイク
ルが実行されると自動的にＩＥビットが°０°になり、
割込み禁止状態となる。一方、ＡＩＤビットが“０２の
ときはこの機能は作用しない。
ＥＳビットは割込み要求信号ＩＲｎが不正に入”力され
た場合に“１°が設定されるビットフィールドである。
た場合に“１°が設定されるビットフィールドである。
すなわち、エツジトリガモードにおいて、割込み要求信
号ＩＲｎにエツジトリガが発生して割込みが要求されて
いるときに、その割込み要求の割込みアクノリッジサイ
クルが終了する以前に、同じＩＲｎ信号にエツジトリガ
が発生したときに“１°が設定される。
号ＩＲｎにエツジトリガが発生して割込みが要求されて
いるときに、その割込み要求の割込みアクノリッジサイ
クルが終了する以前に、同じＩＲｎ信号にエツジトリガ
が発生したときに“１°が設定される。
このような割込み制御レジスタ２を備えた割込み制御回
路３において、割込み要求信号ＩＲｎを介してエツジト
リガあるいはレベルトリガが割込み制御回路３に入力さ
れると、割込み制御回路３の内部で割込みが発生した状
態になる。この状態で割込み制御レジスタｎのＩＥビッ
トが“１”であるならば、ＩＮＴＬフィールドに設定し
た割込みレベルが割込みリクエストプライオリティ信号
ＩＲＰＯ〜ＩＲＰ３として出力され、プロセッサに割込
みが要求される。その後、割込みアクノリッジサイクル
において、割込みアクノリッジ信号Ｉ ＡＣＫがローレ
ベルになると、割込み制御レジスタ２のＩ ＮＴＶフィ
ールドに設定された割込みベクタがデータバス信号ＤＯ
Ｏ〜ＤＯ７として出力される。そして、これと同時に割
込み発生状態が解除される。
路３において、割込み要求信号ＩＲｎを介してエツジト
リガあるいはレベルトリガが割込み制御回路３に入力さ
れると、割込み制御回路３の内部で割込みが発生した状
態になる。この状態で割込み制御レジスタｎのＩＥビッ
トが“１”であるならば、ＩＮＴＬフィールドに設定し
た割込みレベルが割込みリクエストプライオリティ信号
ＩＲＰＯ〜ＩＲＰ３として出力され、プロセッサに割込
みが要求される。その後、割込みアクノリッジサイクル
において、割込みアクノリッジ信号Ｉ ＡＣＫがローレ
ベルになると、割込み制御レジスタ２のＩ ＮＴＶフィ
ールドに設定された割込みベクタがデータバス信号ＤＯ
Ｏ〜ＤＯ７として出力される。そして、これと同時に割
込み発生状態が解除される。
チャネルセレクタ４は、割込み制御レジスタ２をアクセ
スする際に、外部から入力されるアドレスバス信号Ａ１
〜Ａ３とチップセレクト信号Ｃ８とから各側込み要求毎
に対応する割込み制御レジスタ＃０〜＃７を指定する割
込み制御レジスタ指定信号を生成する回路である。チャ
ネルセレクタ４は、例えば第３図に示すように構成され
、第４図に示すように、アドレスバス信号Ａ１〜Ａ３に
よってそれぞれの割込み制御レジスタ＃０〜＃７が指定
される。
スする際に、外部から入力されるアドレスバス信号Ａ１
〜Ａ３とチップセレクト信号Ｃ８とから各側込み要求毎
に対応する割込み制御レジスタ＃０〜＃７を指定する割
込み制御レジスタ指定信号を生成する回路である。チャ
ネルセレクタ４は、例えば第３図に示すように構成され
、第４図に示すように、アドレスバス信号Ａ１〜Ａ３に
よってそれぞれの割込み制御レジスタ＃０〜＃７が指定
される。
次に、割込み制御レジスタ２のＥＳビットフィールドの
構成を、第５図に示す回路図を用いて一説明する。なお
、ここでは、７Ｍビットフィールドに“１“が設定され
、エツジトリガモードの場合について説明する。
構成を、第５図に示す回路図を用いて一説明する。なお
、ここでは、７Ｍビットフィールドに“１“が設定され
、エツジトリガモードの場合について説明する。
Ｆ／Ｆ ５は割込み発生状態を保持するレジスタであり
、Ｆ／Ｆ６はＥＳビットフィールドに相当するフリップ
フロップである。初期状態として、Ｆ／Ｆ ５とＦ／Ｆ
６の内容はともに“０”とする。
、Ｆ／Ｆ６はＥＳビットフィールドに相当するフリップ
フロップである。初期状態として、Ｆ／Ｆ ５とＦ／Ｆ
６の内容はともに“０”とする。
割込み要求信号ＩＲｎがＦ／Ｆ５のクロックＣＫに入力
されており、割込みアクノリッジ信号ＩＡＣＫがハイレ
ベルのときに割込み要求信号ＩＲｎにエツジトリガが入
力されると、Ｆ／Ｆ ５に“１”がセットされ、割込み
発生状態となる。
されており、割込みアクノリッジ信号ＩＡＣＫがハイレ
ベルのときに割込み要求信号ＩＲｎにエツジトリガが入
力されると、Ｆ／Ｆ ５に“１”がセットされ、割込み
発生状態となる。
また、割込み制御レジスタ指定信号Ｃ３ｎ信号がハイレ
ベルならば、割込み要求信号ＩＲｎのエツジトリガは同
時にＦ／Ｆ ５のクロックＣＫにも入力される。この時
に、Ｆ／Ｆ５の出力Ｑがローレベルであるならば、Ｆ／
Ｆ６の入力りにはＦ／Ｆ６の出力Ｑがフィードバックさ
れているので、Ｆ／Ｆ ５の内容は０＠のままとなる。
ベルならば、割込み要求信号ＩＲｎのエツジトリガは同
時にＦ／Ｆ ５のクロックＣＫにも入力される。この時
に、Ｆ／Ｆ５の出力Ｑがローレベルであるならば、Ｆ／
Ｆ６の入力りにはＦ／Ｆ６の出力Ｑがフィードバックさ
れているので、Ｆ／Ｆ ５の内容は０＠のままとなる。
Ｆ／Ｆ ５のＣＬＲ（クリア）端子には、割込みアクノ
リッジ信号Ｉ ＡＣＫが入力されており、割込みアクノ
リッジサイクルで割込みアクノリッジ信号Ｉ ＡＣＫが
ローレベルになると、Ｆ／Ｆ５の内容は“０゛にクリア
される。
リッジ信号Ｉ ＡＣＫが入力されており、割込みアクノ
リッジサイクルで割込みアクノリッジ信号Ｉ ＡＣＫが
ローレベルになると、Ｆ／Ｆ５の内容は“０゛にクリア
される。
このような構成において、第６図の割込み動作のタイミ
ング図に示すように、割込み要求信号■Ｒｎにエツジト
リガが発生すると、Ｆ／Ｆ ５には“１”がセットされ
、出力Ｑもハイレベルとなる。
ング図に示すように、割込み要求信号■Ｒｎにエツジト
リガが発生すると、Ｆ／Ｆ ５には“１”がセットされ
、出力Ｑもハイレベルとなる。
このような状態において、割込み制御レジスタ２のＩＥ
ビットフィールドに１”が設定されていれば、ＩＮＴＬ
フィールドの値が割込みリクエストプライオリティ信号
ＩＲＰＯ〜３として出力される。その後、割込みアクノ
リッジサイクルで割込みアクノリッジ信号Ｉ ＡＣＫが
ローレベルになると、Ｆ／Ｆ５は“０”にクリアされ、
その出力Ｑもローレベルになる。これにより、割込みリ
クエストプライオリティ信号ＩＲＰＯ〜３がすべてハイ
レベルになる。以上の動作ではＥＳビットフィールドの
変化はない。
ビットフィールドに１”が設定されていれば、ＩＮＴＬ
フィールドの値が割込みリクエストプライオリティ信号
ＩＲＰＯ〜３として出力される。その後、割込みアクノ
リッジサイクルで割込みアクノリッジ信号Ｉ ＡＣＫが
ローレベルになると、Ｆ／Ｆ５は“０”にクリアされ、
その出力Ｑもローレベルになる。これにより、割込みリ
クエストプライオリティ信号ＩＲＰＯ〜３がすべてハイ
レベルになる。以上の動作ではＥＳビットフィールドの
変化はない。
次に、ＥＳビットフィールドが変化する場合を説明する
。割込み要求信号ＩＲｎにエツジトリガが入力され、Ｆ
／Ｆ ５に“１°がセットされると、Ｆ／Ｆ６の入力り
も“１°となる。このような状態において、さらに割込
み要求信号ＩＲｎにエツジトリガが入力すると、Ｆ／Ｆ
６の入力りの値“１°がラッチされるのでＦ／Ｆ６の内
容は１”となる。すなわち、割込み発生状態において、
さらに次のエツジトリガが入力されるとＦ／Ｆ６には“
１°がセットされることになる。
。割込み要求信号ＩＲｎにエツジトリガが入力され、Ｆ
／Ｆ ５に“１°がセットされると、Ｆ／Ｆ６の入力り
も“１°となる。このような状態において、さらに割込
み要求信号ＩＲｎにエツジトリガが入力すると、Ｆ／Ｆ
６の入力りの値“１°がラッチされるのでＦ／Ｆ６の内
容は１”となる。すなわち、割込み発生状態において、
さらに次のエツジトリガが入力されるとＦ／Ｆ６には“
１°がセットされることになる。
次に、第７図を用いてこのタイミングを説明する。
第７図において、割込み要求信号ＩＲｎにエツジトリガ
が発生するとＦ／Ｆ５に“１”がセットされ、出力Ｑも
ハイレベルとなる。割込み制御レジスタ２の！Ｅビット
フィールドが“１°であるならば、ＩＮＴＬフィールド
の値が割込みリクエストプライオリティ信号ＩＲＰＯ〜
３として出力される。その後、割込みアクノリッジサイ
クルが開始される以前に次のエツジトリガが割込み要求
信号ＩＲｎに発生すると、Ｆ／Ｆ６に“１”がセットさ
れ、その出力Ｑもハイレベルとなる。
が発生するとＦ／Ｆ５に“１”がセットされ、出力Ｑも
ハイレベルとなる。割込み制御レジスタ２の！Ｅビット
フィールドが“１°であるならば、ＩＮＴＬフィールド
の値が割込みリクエストプライオリティ信号ＩＲＰＯ〜
３として出力される。その後、割込みアクノリッジサイ
クルが開始される以前に次のエツジトリガが割込み要求
信号ＩＲｎに発生すると、Ｆ／Ｆ６に“１”がセットさ
れ、その出力Ｑもハイレベルとなる。
この後、割込みアクノリッジ信号Ｉ ＡＣＫがローレベ
ルになると、Ｆ／Ｆ５は“０１にクリアされ、その出力
Ｑもローレベルになる。これにより、割込みリクエスト
プライオリティ信号ＩＲＰＯ〜３はすべてハイレベルと
なる。この時に、Ｆ／Ｆ６の内容は変化せず“１゛を保
持する。このように、Ｆ／Ｆ６は割込み要求信号ＩＲｎ
信号にエツジトリガが入力され割込みが発生している時
に、さらに次の割込みが要求されたことを示すことがで
きる。
ルになると、Ｆ／Ｆ５は“０１にクリアされ、その出力
Ｑもローレベルになる。これにより、割込みリクエスト
プライオリティ信号ＩＲＰＯ〜３はすべてハイレベルと
なる。この時に、Ｆ／Ｆ６の内容は変化せず“１゛を保
持する。このように、Ｆ／Ｆ６は割込み要求信号ＩＲｎ
信号にエツジトリガが入力され割込みが発生している時
に、さらに次の割込みが要求されたことを示すことがで
きる。
Ｆ／Ｆ６は割込み制御レジスタ２のＥＳビットフィール
ドに相当し、外部からリードあるいはライトを行なえる
ように構成されている。ライトの場合は、ライト信号Ｗ
Ｒ，チップセレクト信号Ｃ８をローレベルとし、データ
ストローブ信号ＤＳの立ち上がりエツジを入力すると、
データバス信号のＤＯＯの値がＦ／Ｆ６の内部に取り込
まれる。
ドに相当し、外部からリードあるいはライトを行なえる
ように構成されている。ライトの場合は、ライト信号Ｗ
Ｒ，チップセレクト信号Ｃ８をローレベルとし、データ
ストローブ信号ＤＳの立ち上がりエツジを入力すると、
データバス信号のＤＯＯの値がＦ／Ｆ６の内部に取り込
まれる。
一方、リードの場合は、ライト信号ＷＲをハイレベルと
し、Ｆ／Ｆ６の値がデータバス信号ＤＯＯとじてに出力
される。
し、Ｆ／Ｆ６の値がデータバス信号ＤＯＯとじてに出力
される。
このようなＥＳビットフィールド（Ｆ／Ｆ６）を設けた
ことにより、エツジトリガによる割込みの処理が処理し
きれなかったことを割込みコントローラ１の割込み制御
レジスタ２の内容を読み出すことにより認識することが
できるので、プログラムでこのような場合のエラー処理
を行なうことができる。
ことにより、エツジトリガによる割込みの処理が処理し
きれなかったことを割込みコントローラ１の割込み制御
レジスタ２の内容を読み出すことにより認識することが
できるので、プログラムでこのような場合のエラー処理
を行なうことができる。
第８図は本発明の割込みコントローラ１を用いたときの
割込み処理の処理フローを示す図である。
割込み処理の処理フローを示す図である。
第８図に示す処理フローの割込み処理では、まず、プロ
セッサのレジスタの退避などを行なった後（ステップ１
００）、割込み制御レジスタ２の内容を読み出しくステ
ップ１１０）、ＥＳビットフィールド（Ｆ／Ｆ６）をチ
エツクする（ステップ１２０）。この結果、ＥＳビット
フィールド（Ｆ／Ｆ６）が０′であるならば、エツジト
リガによる割込みの処理が処理しきれていないといった
ことはないので、正常な割込みの処理を行なう（ステッ
プ１３０）。
セッサのレジスタの退避などを行なった後（ステップ１
００）、割込み制御レジスタ２の内容を読み出しくステ
ップ１１０）、ＥＳビットフィールド（Ｆ／Ｆ６）をチ
エツクする（ステップ１２０）。この結果、ＥＳビット
フィールド（Ｆ／Ｆ６）が０′であるならば、エツジト
リガによる割込みの処理が処理しきれていないといった
ことはないので、正常な割込みの処理を行なう（ステッ
プ１３０）。
一方、ＥＳビットフィールド（Ｆ／Ｆ６）が“１°であ
るならば、エツジトリガによる割込み要求が複数回発生
しており、割込みを処理しきれていない状態にあるので
、エラーの割込み処理を行なう（ステップ１４０）。以
上のように割込み処理を割込み要求信号の発生状態に応
じて選択することができる。
るならば、エツジトリガによる割込み要求が複数回発生
しており、割込みを処理しきれていない状態にあるので
、エラーの割込み処理を行なう（ステップ１４０）。以
上のように割込み処理を割込み要求信号の発生状態に応
じて選択することができる。
なお、この発明は、上記実施例に限定されることはなく
、例えばＥＳビットフィールド（Ｆ／Ｆ６）をカウンタ
構成にして、エツジトリガが入力された回数をカウント
するように変更してもよい。
、例えばＥＳビットフィールド（Ｆ／Ｆ６）をカウンタ
構成にして、エツジトリガが入力された回数をカウント
するように変更してもよい。
これにより、割込み処理の中で割込みが処理されるまで
に何回のエツジトリガが発生したか認識することができ
、その回数に応じて割込み処理を変更することができる
。
に何回のエツジトリガが発生したか認識することができ
、その回数に応じて割込み処理を変更することができる
。
以上説明したように、この発明によれば、割込みコント
ローラが割込み発生状態となり、この状態が解除される
までにさらに同じ割込み要求があった場合には、これを
検出し、検出結果を外部から参照できるようにしたので
、割込み処理が正常に作用しなかったことを判別するこ
とが可能となり、このような場合に応じた割込み処理を
実行することができる。この結果、この発明による割込
みコントローラを備えたシステムの信頼性を向上させる
ことができるようになる。
ローラが割込み発生状態となり、この状態が解除される
までにさらに同じ割込み要求があった場合には、これを
検出し、検出結果を外部から参照できるようにしたので
、割込み処理が正常に作用しなかったことを判別するこ
とが可能となり、このような場合に応じた割込み処理を
実行することができる。この結果、この発明による割込
みコントローラを備えたシステムの信頼性を向上させる
ことができるようになる。
ｍ１図はこの発明の一実施例に係わる割込みコントロー
ラの構成を示すブロック図、 １４２図及び第３図は第１図に示すコントローラの要部
構成を示す図、 第４図は第３図に示す要部構成の動作説明図、ｊｉｓ図
は第２図に示す割込み制御レジスタの要部詳細構成を示
す図、 第６図及び第７図は第５図に示す構成の動作タイミング
を示す図、 第８図はｍ１図に示す割込みコントローラを用いた際の
割込み処理の処理フローを示す図である。 ４・・・チャネルセレクタ ５．６・・・フリップフロップ
ラの構成を示すブロック図、 １４２図及び第３図は第１図に示すコントローラの要部
構成を示す図、 第４図は第３図に示す要部構成の動作説明図、ｊｉｓ図
は第２図に示す割込み制御レジスタの要部詳細構成を示
す図、 第６図及び第７図は第５図に示す構成の動作タイミング
を示す図、 第８図はｍ１図に示す割込みコントローラを用いた際の
割込み処理の処理フローを示す図である。 ４・・・チャネルセレクタ ５．６・・・フリップフロップ
Claims (1)
- 【特許請求の範囲】 割込み要求信号のレベル遷移によって外部からの割込み
要求を受けて割込み発生状態になった後、さらに割込み
要求信号のレベル遷移によって前記割込み要求と同じ割
込み要求を少なくとも１回以上受けた場合に、これを検
出して、検出結果が外部から参照される検出手段 を有することを特徴とする割込みコントローラ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194714A JPH0743653B2 (ja) | 1990-07-25 | 1990-07-25 | 割込みコントローラ |
| US07/733,121 US5410708A (en) | 1990-07-25 | 1991-07-19 | Multi-register interrupt controller with multiple interrupt detection capability |
| DE69123794T DE69123794T2 (de) | 1990-07-25 | 1991-07-23 | Unterbrechungssteuerung |
| EP91112339A EP0468454B1 (en) | 1990-07-25 | 1991-07-23 | Interrupt controller |
| KR1019910012666A KR940011670B1 (ko) | 1990-07-25 | 1991-07-24 | 인터럽트 컨트롤러 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194714A JPH0743653B2 (ja) | 1990-07-25 | 1990-07-25 | 割込みコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0481932A true JPH0481932A (ja) | 1992-03-16 |
| JPH0743653B2 JPH0743653B2 (ja) | 1995-05-15 |
Family
ID=16329029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194714A Expired - Fee Related JPH0743653B2 (ja) | 1990-07-25 | 1990-07-25 | 割込みコントローラ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5410708A (ja) |
| EP (1) | EP0468454B1 (ja) |
| JP (1) | JPH0743653B2 (ja) |
| KR (1) | KR940011670B1 (ja) |
| DE (1) | DE69123794T2 (ja) |
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| EP0468454B1 (en) | 1996-12-27 |
| EP0468454A3 (en) | 1992-05-27 |
| KR920003174A (ko) | 1992-02-29 |
| JPH0743653B2 (ja) | 1995-05-15 |
| DE69123794T2 (de) | 1997-05-15 |
| EP0468454A2 (en) | 1992-01-29 |
| US5410708A (en) | 1995-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |