JPS61183745A - 割込制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、連続して発生する割込信号を順次記憶する
割込制御装置、特にマイクロプロセッサを応用した割込
制御装置に関するものである。

〔従来の技術〕

第２図は、例えば「′８３三菱半導体データブック、マ
イクロプロセッサ関連ＬＳＩ編」（誠文堂新光社、昭和
５８年１月１７日発行Ｐ、　４−８５〜４−９８　）に
示された割込制御装置の概略を示すブロック図である。

図において、１は割込信号、２は割込要求レジスタ、３
は制御回路、４はＣＰＵあるいはシステムコントローラ
等の割込処理装置５に入力する割込要求信号、６は割込
処理装置からの割込応答信号である。上記割込要求レジ
スタ２、制御回路３、割込処理装置５により、従来の割
込制御装置が構成されている。

次に動作について説明する。割込信号１が発生するとこ
の信号は割込要求レジスタ２にラッチされる。ラッチさ
れた割込信号に対して制御回路３ではマスク状−等を調
べて、割込処理装置５に対して割込要求信号４を発生す
る。このことによって割込処理装置５はその割込要求を
受け付け、割込応答信号６を出力する。割込要求レジス
タ２はこの割込応答信号６によってリセットされ、次の
割込信号１を受け付けられる状態となる。

〔発明が解決しようとする問題点〕

従来の割込制御装置は以上のように構成されているので
、割込要求レジスタは割込応答信号によってリセットさ
れるまで、次の割込信号を受け付けることができず、割
込信号が連続して発生した場合には２回目以後の割込要
求は、無視されることとなり、例えば、パルスカウンタ
などでパルス信号を割込として受け付けて、Ｓ／Ｗでカ
ウント・処理する場合に、パルス発生周期がＳ／Ｗの応
答スピードよシも速いと、受信したパルス数を、すべて
カウントできないという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、連続して発生する割込信号を順次記憶する
ことにより、第１回目の割込信号が受け付けられてから
割込応答信号が発生するまでの間に発生した割込に対し
ても、順次割込要求信号を受け付けることのできる割込
制御装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る割込制御装置は、連続して発生する割込
信号をレジスタのレベル１に更新して順次記憶し、これ
らのレジスタの出力の論理和が割込要求信号として出力
されることによシ、割込制御手段からの割込応答信号に
よって最も古いレベルのレジスタをリセットするととも
に、割込応答信号の立下がりで他の割込要求の有無を確
認し、要求がある場合は、更に割込要求信号を発生する
ように構成したものである。

〔作　用〕

この発明における割込制御装置は、第１のカウンタによ
シ割込信号発生毎にカウントアツプすることによってレ
ジスタを指示するレベルを更新するとともに、第２のカ
ウンタからの割込応答信号によってカウントアツプする
ことによシ、割込が受ケ付けられる度にリセットするレ
ジスタのレベルを更新する。このことにより、レジスタ
のセット参リセットが順を追って行われるため１割込信
号は発生毎に記憶され、レジスタの出力がすべて無意に
なるまで、割込要求は繰シ返される。

〔実施例〕

以下、この発明の一実施例を説明する。第１図において
、１〜７は第２図の同一符号と同一のものである。

第１図において、８は割込信号１をサンプリングするク
ロック、９は割込信号１の発生毎にカウントアツプする
第１のカウンタ、１０は第１のカウンタ９の出力をデコ
ードすることによりレジスタのレベルを示すレジスタ指
示装置、１１ａ〜ｌｌｄは割込要求のレジスタ、１２は
リセットパルス発生回路であり、割込応答信号６０発発
生毎カウントアツプする第２のカウンタ、１３は第２の
カウンタ１２の出力をデコードしてリセットするレジス
タのレベルを示すとともに、割込応答信号８によりリセ
ットパルスを発生する　リセットパルス発生回路である
。この第１図は割込み要求のレジスタ１１ａ〜ｌｌｄが
４レベルの場合を示しており、各信号はｒＨ（）−イレ
ベル）有意」として示している。

上記のように構成された割込制御装置では、まず第１回
目の割込信号１が発生すると、第１のカフ／り９の初期
状態によって、レジスタ指示装置１０の示す例えば、レ
ジスタ１１＆でクロック８の立上がりによってラッチさ
れる。割込要求レジスタ１１．の出力は、割込応答信号
６が無意であるため１割込要求レジスタ２に出力され割
込処理装置５に到達する。ここで、第１回目の割込信−
号１が無くなり、再び第２回目の割込信号１が発生した
とすると第１のカラ／り９はカウントアツプされ、レジ
スタ指示装置１０の示すレジスタのレベルは更新され、
第２回目の割込信号はレジスタ１１ｂにラッチされる。

この状態で、第１回目の割込要求に対する割込応答信号
６が返って来ると、割込要求レジスタ２がリセットされ
るとともに、第２のカウンタ１２の初期状態に従って、
リセットパルス発生装置１３によシレジスタ１１ａのす
セットが行われる。ここで、第２のカウンタ１２の初期
状態は第１のカウンタ９の場合と同様に設定するものと
する。また、この時第２回目の割込信号１の発生によっ
てレジスタ１１ｂの出力は有意になっており、割込応答
信号６の立下が９で。

再び割込要求レジスタ２に出力される。次にこの第２回
目の割込要求に対する割込応答信号６によって第２のカ
ウンタ１２はカウントアツプされ、この第２のカウンタ
１２の出力に従ってリセットパルス発生装置１３はレジ
スタのレベルを更新し、レジスタ１１ｂに対してリセッ
トを行う。

こうしてレジスタ１１＆〜ｌｌｄは割込信号１が発生す
る度に、レベルが更新されて割込信号１がラッチされ、
割込応答信号６が返送される度に、レジスタ１１ａ〜１
１ｄレベルが更新されてリセットが行なわれる。この動
作はすべての割込の受付が完了し、全レジスタ１１１〜
１１ｄがリセットされるまで続けられる。これら割込要
求を行なうレジスタ１１．〜１１ｄのレベル更新はレジ
スタ１１．→レジスタ１１ｂ→レジスタ１１０→レジス
タ１１ｄ→レジスタ１ｉａ→・・・・・・と〈シ返され
るため、システムの割込発生の間隔と割込処理速度を考
慮して、レジスタ１１．〜１１ｄのレベル数を決定すれ
ば、すべての割込信号１に対する割込要求を行うことが
できる。

〔発明の効果〕

以上のように、この発明によれば割込信号をその発生の
度にレベルの異なるレジスタに記憶し。

各々のレジスタの出力が割込要求として受けつけられる
度に対応するレジスタのリセットを行うように構成した
ので、連続した割込信号についても後から続いて発生し
た信号を無視することなく、割込要求することができる
という効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による割込制御装置を示す
ブロック図、第２図は従来の割込制御装置ｔ−示すブロ
ック図である。 図において、１は割込信号、２は割込要求レジスタ、３
は制御回路、４は割込要求信号、５は割込処理装置、６
は割込応答信号、７は割込制御手段、９，１２は夫々第
１、第２のカラ／り、１１＆〜ｌｉｄはレジスタ、１３
はリセットノくルス発生回路である。 なお、各図中、同一符号は同一または相当部分を示す。 特許出願人　　三菱電機株式会社 第２図 手続補正書（自発）

Claims (1)

【特許請求の範囲】
1. 連続して発生する割込み信号を順次記憶するとともに該
   割込信号の発生毎にカウントアップする第１のカウンタ
   の出力に基づきレベルを更新する複数のレジスタと、こ
   れらレジスタの出力の論理和された信号を入力し、ラッ
   チする割込要求レジスタ、及び該割込要求信号のマスク
   状態等を調査し、割込要求信号を送出する制御回路、並
   びに該割込要求信号を受け付けることによつて割込応答
   信号を出力する割込処理装置から成る割込制御手段と、
   前記割込応答信号によりカウントアップする第２のカウ
   ンタの出力に基づき前記複数のレジスタのうち最も古い
   レベルのレジスタをリセットするリセットパルス発生回
   路とを備えた割込制御装置。