JPS6366658A - キヤプチヤ機構を有するマイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に、プロ
セッサの命令の実行サイクルとは非同期で到来する外部
入力信号の処理精度の高く、しかも一度に処理可能なイ
ンターバルの長いキャプテン機構を有するマイクロプロ
セッサを提供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、データを一時
的に格納するメモリ手段（一般にはＲＡＭと呼ばれる。

）と、データの演算を実行する演算手段（−瓜にＡＬＵ
と呼ばれる。）と、逐次実行すべき命令を格納し、その
命令に基づいて前記メモリ手段と前記演算手段の動作を
コントロールする命令実行手段（一般にはプログラムメ
モリとアドレスカウンタならびにインストラクションデ
コーダにより構成される。）を備えていることに特徴づ
けられる。また、その代表的な構成が特公昭５８−３３
５８４号公報（以下、文献１と略記する。）に示されて
いる。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサは、あらかじめ定められた順序にし
たがってデータの処理を実行していくために、非同期で
入力される外部信号のエツジタイミングの取り込みが遅
くなるという問題を有している。このような問題に対し
て、従来は割り込みという手段を用いたり、インプット
キャプチャレジスタ機構が用いられてきた。しかしなが
ら、割り込み手段を用いる方法は、オーバーヘッド（割
り込み処理ルーチンを開始するまでの手続きに伴うロス
）が問題になり、インプットキャプチャレジスタ機構に
ついてはこのオーバヘッドの問題が解消されるものの、
両者ともその動作が命令の実行サイクルを管轄するタイ
ミングジェネレータの支配下にあるので、命令の実行サ
イクルよりも高い分解能でエツジタイミングを取り込む
ことはできなかった。

ところで、汎用のマイクロプロセッサにとっては過酷と
もいえるこのような要求はマイクロプロセッサを精密機
械のコントローラとして用いる際にしばしば発生し、例
えば、ビデオテープレコーダに用いられているシリンダ
モータ（ヘッドドラムモータとも呼ばれる。）の回転制
御をマイクロプロセッサによって行わそうとすると、高
画質を維持するために数百ナノセカンド以内の精度で回
転検出信号を取り込む必要があり、特殊な超高速のマイ
クロプロセッサを使用する必要があり、また、その場合
でも取り込むデータの最小分解能を高くすると、同じ処
理系統を用いて取り込むデータのすべての分解能が高く
なる反面、一度に長いインターバルを取り扱いたい場合
にはデータを処理するレジスタのビット長が長くなるな
どの不都合があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のキャブチ十機
構を有するマイクロプロセッサは、基準クロック信号を
カウントするタイムベースカウンタと、前記タイムベー
スカウンタのカウントデータが供給され、その出力デー
タが演算手段に接続されるデータバスに送出される第１
のキャプチャレジスタと、前記第１のキャプチャレジス
タの入力データに対してビットシフトされたカウントデ
ータが供給され、その出力データが前記データバスに送
出される第２のキャプチャレジスタと、第１あるいは第
２のキャプチャ信号のエツジが到来したときに前記タイ
ムベースカウンタのカウントデータを対応するキャプチ
ャレジスタに転送するキャプチャコントローラを備え°
Ｃいる。

作用 本発明では前記した構成によって、プロセッサの命令の
実行サイクルとは非同期で到来する外部入力信号の処理
精度の高（、しかも一度に処理可能なインターバルの長
いマイクロプロセッサを得ることができる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示したものであり、データを一時的に格納す
るためのレジスタ１００およびランダムアクセスメモリ
　（図中ではＲＡＭなる略記号で示されている。以下、
ＲＡＭと略記する。）２００と、ディジタルデータの算
術および論理演算を実行する１６ビツトの演算器（一般
にはＡＬＵなる略記号で示される。）３００と、逐次実
行すべき命令を格納し、その命令に基づいてコントロー
ルバス４５０を介して前記レジスタ１００およびＲＡＭ
２００と前記ＡＬＵ３００の動作をコントロールする命
令実行回路（図中においてＰＬＡなる略記号で示されて
いる。）４００と、クロック端子１０に印加される基準
クロック信号をカウントする１７ビツトのタイムベース
カウンタ５００と、カウンタバス５５０を介して前記タ
イムベースカウンタ５００のカウントデータが供給され
、その出力データが前記レジスタ１００、前記ＲＡＭ２
００、前記ＡＬＵ３００に接Ｚダεされるデータバス６
００に送出されるキャプチャレジスタブロック７００と
、外部信号入力端子２０．３０゜４０、５０．６０．７
０に印加され、それぞれ異なった発生源を持つ６種類の
キャプチャ信号のエツジが到来したときに前記タイムベ
ースカウンタ５００のカウントデータを前記キャプチャ
レジスタブロック７００に転送するキャプチャコントロ
ーラ８００を備えている。また、前記クロック端子１０
に印加される基準クロック信号はタイミングジェネレー
タ（図中においてＴＧなる略記号で示されている。）９
００を介して前記命令実行回路４００に供給され、前記
データバス６００には読みだし専用のメモリ（ＲＯＭ）
１０００．Ｉ１０ボート１）００．　Ａ−Ｄ変換器１２
００．　Ｄ−Ａ変換器１３００が接続され、さらに、前
記ＲＡＭ２００および前記ＲＯＭｌｏｏＯはそれぞれア
ドレスデコーダ２５０．１０５０を有している。

以上のように構成されたマイクロプロセツサについて、
第１図に示した構成図と、第２図に示した主要部のタイ
ミングチャートによりその動作を説明する。

まず、第２図Ａは第１図のクロック端子１０に印加され
るクロック信号波形を示したものであり、第２図Ｂ、Ｃ
，Ｄ、Ｅはそれぞれタイミングジェネレータ５００によ
って発生される４相のタイミング信号を示したもので、
これらの信号に同期させて命令実行回路４００の命令格
納部からの命令の読みだしゃ、ＲＡＭ２００を始めとす
る各ブロックからのデータの読みだし、さらには、ＡＬ
Ｕ３００での演算の実行と演算結果の各ブロックへの転
送などが行われる。また、第２図Ｆは命令実行回路４０
０によって実行される命令（エサイクル命令）のサイク
ルを示したものである。

つぎに、第３図は第１図のキャプチャコントローラ８０
０の具体的な構成例を示した論理回路図であり、外部信
号入力端子２０．３０＋　４０．５０．６０．７０には
同一構成のコントロールユニ７　ト８１０．８２０゜８
３０、８４０．８５０．８６０が接続されており、前記
コントロールユニット８１０〜８６０はそれぞれ共通の
基準クロック入力端子８０１とキャプチャレジスタブロ
ック７００へのデータ転送りロック入力端子８０２を有
し、さらに、個別のリセット信号８１）〜８６１と、個
別のフラグ出力端子８１２〜８６２と、個別のデータ転
送端子８１３〜８６３を有している。第４図は第３図に
示したキャプチャコントローラ８００を構成するコント
ロールユニット８１０の動作を説明するためのタイミン
グチャートであり、第４図Ａは第１図のクロック端子１
０に印加されるクロック信号波形であり、第４図Ｂは第
４図への信号波形を分周した信号波形でありこの信号が
基準クロック信号として第３図の基準クロック入力端子
８０１に供給される。また、第４図Ｃはマスタースレイ
ブ形式のフリップフロップを単位ステージとする同期カ
ウンタによって構成されるタイムベースカウンタ５００
０のカウントクロック信号波形を示したものであり、そ
の矢印を付したリーディングエツジ（前縁）において各
単位ステージのフリップフロップのマスタ一部の出力が
変化し、トレイリングエツジ（後８りにおいてスレイブ
部の出力が変化する。第４図りは第４図ＡおよびＢの信
号波形から作りだされるデータ転送用のクロック信号波
形を示したもので、第３図のデータ転送りロック入力端
子８０２に供給される。

さて、第３図の外部信号入力端子２０に第４図Ｅに示し
た信号波形が印加されると、そのリーディッグエッジが
到来した後、基準クロック入力端子８０１０レベルが“
１゛に移行した時点においてＮＡＮＤゲート８１４の出
力レベルが第４図Ｆに示す如く　“１゛に移行し、さら
に、前記基準クロック入力端子８０１のレベルが“０゛
に移行した時点においてＮＡＮＤゲート８１５に出力レ
ベルが第４図Ｇに示す如く　１°に移行し、続いて、前
記基準クロック入力端子８０１のレベルが再び１°に移
行すると、ＮＡＮＤゲート８１６の出力レベルが第４図
Ｈに示す如く　“１°に移行する。前記ＮＡＮＤゲート
８１４．８１５．８１６はいずれも対になる別のＮＡＮ
Ｄゲートと双安定回路を構成しているので、出力レベル
が１°に移行すると別のＮＡＮＤゲート側にリセット信
号が印加されるまではその状態を保持するが、前記ＮＡ
ＮＤゲート８１６の出力レベルが“１”に移行した時点
で、対になるＮＡＮＤゲート８１７の出力レベルが“０
゛に移行し、ＡＮＤゲート８１８の出力レベルも　′０
°に移行するので、前記ＮＡＮＤゲート８１４．８１５
の出力レベルは“Ｏ”に戻る。

このようにして、外部信号入力端子２０に外部信号のリ
ーディングエツジが到来すると、第３図のデータ転送端
子８１３にはＡＮＤゲート８１９を介して第４図■に示
すような信号波形が送出され、この信号によって第１図
のタイムベースカウンタ５００からキャプチャレジスタ
ブロック７００へのカウントデータの転送が行われる。

なお、前記ＮＡＮＤゲート８１６の出力信号はフラグ出
力端子８１２に送出されて、前記タイムベースカウンタ
５００のカウントデータの転送が行われたことを示すキ
ャプチャフラグ信号として利用され、リセット端子８１
）にはこのキャプチャフラグがセットされていることを
ソフトウェア（プログラム）によって確認された後にリ
セット信号が印加される。

つぎに、第５図はキャプチャレジスタブロック７００の
具体例を示した構成図であり、データ入力端子がそれぞ
れＤｏ＠子〜Ｄ１５ｉ子に接続され、データ出力端子が
それぞれＤＩ端子〜Ｄ１６端子に接続された１６個のメ
モリセルによって構成されたキャプチャレジスタ７１０
．７２０．７３０．７４０と、データ入力端子と、デー
タ出力端子がともにそれぞれＤ１端子〜Ｄ１６端子に接
続された１６個のメモリセルによって構成されたキャプ
チャレジスタ７５０゜７６０によって全体を構成してい
る。なお、各キャプチャレジスタ７１０〜７６０はそれ
ぞれ２個のコントロール信号入力端子を有し、読み込み
端子７１）〜７６１にはそれぞれ第３図に示したキャプ
チャコントローラ８００からのデータ転送１言号が印加
され、セレクト端子７１２〜７６２には各キャプチャレ
ジスタの出力側をアクティブ状態にしてデータ出力用の
００端子〜０１５端子を介して第１図のデータバス６０
０に読みだすためのセレクト信号が印加される。

さて、第５図においてキャプチャレジスタ７１０〜７４
０のデータ入力端子とデータ出力端子の接続位置が１ビ
ット分だけシフトされているが、これはつぎのような理
由による。

すなわち、キャプチャレジスタ７５０〜７６０について
は外部信号のエツジの取り込みタイミングの分解能を高
くするためにタイムベースカウンタ５００のＬＳＢ　（
最下位ビット）とキャプチャレジスタ７１０〜７４０に
ついては前記キャプチャレジスタ７５０〜７６０と同じ
ビット数で２倍のインターバルまで一度に処理できるよ
うにデータの入力端子を１ビット分だけ左シフトさせて
いる。

このようなキャプチャレジスタ７１０〜７４０の入力デ
ータに対するビットシフト構成により、例えば、基準値
クロック信号の周波数を２メガヘルツに選定したときキ
ャプチャレジスタ７５０〜７６０からは５００ナノセカ
ンドの分解能を有するカウント　データが得られ、一方
、キャプチャレジスタ７１０〜７４０からは３０ヘルツ
程度の周波数を有する外部信号の到来周期を一度の処理
で計測することができる。

発明の効果 本発明のキャプチャ機構を有するマイクロプロセッサは
以上の説明からも明らかなように、基準クロック信号を
カウントするタイムベースカウンタ５００と、前記タイ
ムベースカウンタのカウントデータが供給され、その出
力データが演算手段（実施例においてはＡＬＵ３００に
よって構成されている。）に接続されるデータバス６０
０に送出される第１のキャプチャレジスタ７５０と、前
記第１のキャプチャレジスタの入力データに対してビッ
トシフトされたカウントデータが供給され、その出力デ
ータが前記データバスに送出される第２のキャプチャレ
ジスタ７１０と、第１あるいは第２のキャプチャ信号の
エツジが到来したときに前記タイムベースカウンタのカ
ウントデータを対応するキャプチャレジスタに転送する
キャプチャコントローラ８００を備えたことを特徴とす
るもので、少なくとも２組以上の最小分解能の異なるキ
ャプチャレジスタを容易に用意することができ、プロセ
ッサの命令の実行サイクルとは非同期で到来する外部入
力信号に対して処理精度が高く、一度に処１）可ｆｍな
インターバルの長いマイクロプロセソサが得られ、大な
る効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は第１図のキャプチャコントローラ８００の
具体的な論理回路図、第４図は第３図の回路の動作を説
明するためのタイミングチャート、第５図はキャプチャ
レジスタブロック７００の構成図である。 １００・・・・・・レジスタ、２００・・・・・・ＲＡ
Ｍ、　　３００・・・・・・ＡＬＵ、４００・・・・・
・命令実行回路、５００・・・・・・タイムベースカウ
ンタ、７００・・・・・・キャプチャレジスタ、８００
・・・・・・キャプチャコントローラ。 代理人の氏名　弁理士　中尾敏男　はか１名籐４図

Claims (1)

【特許請求の範囲】
1. （１）データを一時的に格納するメモリ手段と、データ
   の演算を実行する演算手段と、逐次実行すべき命令を格
   納し、その命令に基づいて前記メモリ手段と前記演算手
   段の動作をコントロールする命令実行手段と、基準クロ
   ック信号をカウントするタイムベースカウンタと、前記
   タイムベースカウンタのカウントデータが供給され、そ
   の出力データが演算手段に接続されるデータバスに送出
   される第１のキャプチャレジスタと、前記第１のキャプ
   チャレジスタの入力データに対してビットシフトされた
   カウントデータが供給され、その出力データが前記デー
   タバスに送出される第２のキャプチャレジスタと、第１
   あるいは第２のキャプチャ信号のエッジが到来したとき
   に前記タイムベースカウンタのカウントデータを対応す
   るキャプチャレジスタに転送するキャプチャコントロー
   ラを備えてなるキャプチャ機構を有するマイクロプロセ
   ッサ。