SU1005062A1 - Устройство дл исправлени последствий сбоев - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано при создании цифровых вычислительных машин (ЦВМ) повышенной надежности .

Известно устройство дл  исправле ни  последствий сбоев, содержащее блок управлени  операци ми, вход и первый выход которого соответственно соединены с выходом и входом блока повторени  команд, а второй выход с входом блока контрол , и обеспечивающее контроль исправной работы ЦВМ и перевод ее в режим диагностировани  в случае выхода из стро  .

Недостатком этого устройства  вл ютс  ограниченные возможности по диагностированию случайных сбоев и ycTpaHeHtno их последствий.

Известно также устройство выполнени  повторных операций, содержащее блок пам ти, М регистров передачи данных, причем выход блока пам ти соединен с входом первого регистра , передачи данных и  вл етс  первым выходом устройства, выход каждого регистра передачи данных св зан с входом последующего регистра, а первым входом устройства служит вход блока пам ти 23.

Недостатком этого устройства  вл етс  необходимость начинать цикл повторени  операции с чтени  команды , выполнение которой прервано в результате по влени  ошибки, что приводит к излишним затратам времени.

Наиболее близким к предлагаемому  вл етс  устройство, содержащее блок пам ти, М регистров передачи данных, М триггеров признака, группу элементов И, узел блокировки, счетчик, блок, блок выдачи данных СЗ.

Недостатком устройства  вл етс  Низкое быстродействие исправлени  искажений дл  ЦВМ, работающих безз совмещени  операций. При выполнении команд ЦВМ подвергаетс  обработке разное количество операндов, так как используютс  различные виды адресации (непосредственна , относительна ,, косвенна ) и операций (короткие, ; двойные, длинные). При этом число М регистров передачи данных выбираетс  равным максимальному количеству операндов , используемлх при выполнении ЦВМ. В режимах работы без смещени  операций возможны ситуации, когда в регистрах передачи хранитс  не только информаци , подвергающа с  обработке в данной момент времени (при выполнении данной команды), но и информаци  ,,обр&ботанна  в предыдущих командах и эти команды. При возникновении сбо  в известном устройстве начинаетс  либо повторение не команды, в процессе выполнени  которой произошел сбой, а одной из предыдущих команд , либо возникает необходимость ожидать по вление признака команды и осуществл ть холостые передачи, воз ((южно также в целом р де случаев ошибочное решение задачи. Цель изобретени  -.повышение быст родействи  устройства. Поставленна  цель достигаетс  тем что в устройство дл  исправлени  пос ледствий сбоев, содержащее блок пам ти , два злемента И, первый элемент ИЛИ, М регистров, где М - максимальное количество операндов самой длинной команды, М триггеров признака, узел блокировки и счетчик сбоев, при чем вход управлени  устройства соеди нен с первым входом первого элемента И, выход которого соединен с входом блока пам ти, выход блока пам ти соединен с первым входом первого элемента ИЛИ и  вл етс  информационным выходом устройства, вход при знака команды устройства соединен с единичным входом первого триггера признака и с нулевым входом {м-1) триггеров признака, единичный выход каждого i-го триггера признака, где i- t-{M-l) соединен с единичным входом (i+l)-ro триггера признака, выход триггера признака соединен с вторым единичным входом первого триггера признака, вход признака сбо  устройства соединен с первым входом узла блокировки, выход которого соединен с вторым входом первого элемента И, первым входом второго элемента И и  вл етс  выходбм блокировки устройства, тактовый вход устройства соединен с управл ющими входами всех М регистров и.с вторым входом второго элемента И, выход которого соединен с тактовЕЛМи входами всех триггеров признака, выход первого элемента ИЛИ соединен с информа ционным входом первого регистра, информационный выход каждого i-ro ре гистра соединен с информационным входом (i+l)-ro регистра, выход счет чика сбоев  вл етс  выходом прерывани  работы устройства,введены второй элемент ИЛИ, элемент НЕ, третий элемент И, шифратор, схема сравнени  счетчик тактов и группа элементов И, причем информационный выход i-го регистра и единичный выход i-ro тригге ра признака соединены соответственно с первым и вторым входами соответствующего элемента И группы, выход которого соединен с соответствующим входом второго элемента ИЛИ, выход второго элемента ИЛИ соединен с вторым входом первого элемента ИЛИ и  вл етс  вторым информационным выходом устройства, единичный выход каждого i-ro триггера признака соединен с соответствующим входом шифратора, выходы которого соединены с первой группой входов блока сравнени , выход узла блокировки через элемент НЕ соединен с первым входом третьего элемента И, выход которого соединен с нулевыми входами элементов И группы и со счетным входом счетчика тактов , информационные выходы счетчика тактов соединены с второй группой схемы сравнени , выход которой соединен с управл ющим входом счетчика тактов, с вторым входом узла блокировки и со счетным входом счетчика сбоев , тактовый вход устройства соединен с вторым входом третьего элемента И. На фиг. 1 представлена схема устройства дл  исправлени  последствий сбоев; на фиг. 2 - блок-схема узла блокировки устройства. Устройство дл  исправлени  последствий сбоев содержит блок 1 пам ти , два элемента И 2 и 3, элемент ИЛИ 4, М регистров 5 и М триггеров б признака, узел 7 блокировки и счетчик 8 сбоев. Первым входом 9 устройства  вл етс  вход элемента И 2, Выход блока 1 пам ти через элемент ИЛИ 4 соединен с информационныгл входом первого регистра 5 и  вл етс  первым выходом 10 устройства. Выход, каждого регистра 5 соединен с входом последующего регистра 5. Второй вход 11 устройства соединен с триггерами 6 признака, выход каждого из которых св зан с информационным входом последующего триггера 6 признака. Первый вход узла 7 блокировки  вл етс  третьим входом 12 устройства, выход узла 7 блокировки св зан с вторым выходом 13 устройства, с вторым входом элемента И 2 и с первым входом элемента ИЗ. Второй, вход элемента И 3 соединен с тактовыми входами регистров 5 и с четвертым входом 14 устройства, а выход подключен к тактовым входам триггеров 6 признака. Выход счетчика 8 сбоев  вл етс  третьим выходбм 15 устройства. Устройство, кроме того, содержит М групп элементрв И 16, второй элемент ИЛИ 17, элемент НЕ 18, третий элемент И 19, шифратор 20, схему 21 сравнени , счетчик 22 тактов. Выходы групп элементов И 16 св заны с входами элемента ИЛИ 17, выход которого подключен через первый элемент ИЛИ 4 к информационному входу первого регистра 5 и  вл етс  четвертым выходом 23 устройства. Первые входы каждой из групп элементов И 16 соединены С выходами соответствук цего регистр 5, вторые входы подключены к выходам соответствующего триггера 6 при нака и к входам шифратора 20, треть входы сб эаны с выходом третьего эл мента И 19 и входом синхронизации счетчика 22 тактов. Второй вход 11 устройства соединен с входом установки в единицу первого триггера 6 признака и е входами сброса остальных триггеров 6 признака, выход последнего триггера б признака св зан с информационным входом первого. Вы ход узла блокировки через элемент НЕ 18 св зан с первым входом третье го элемента И 19, второй вход которого соединен с четвертым входом 14 устройства. Выход шифратора 20 подк рен к первому входу схемы 21 сравне ни , второй вход которой св зан с выходом счетчика 22 тактов, а выход соединен, с вторым входом узла 7 бло кировки, входом,сброса счетчика 22 тактов и входом счетчика 8 сбоев. Узел 7 блокировки (фиг. 2) содер жит два одновибратора 24 и 25,-два элемента И 26 и 27, два элемента 28 и 29 задержки, два триггера 30 и 31 типа RS. Третий вход 12 устройства через Одновйбратор 24 св зан с S-вхо дом триггера 31 и первым входом элемента И 27, выход которого св зан с S-входом триггера 30. Инверсный выход триггера 31  вл етс  выходом узла 7 блокировки, а первый выход через элемент 28 задержки соединен свторым входом элемента И 27. Выход схемы 21 сравнени  через одновибрато 25 св зан с первым входом элемента И 26 и с элементом 29 задержки, выход которого соединен с R-входом триггера 30. Инверсный выход триггера 30 св зан с BTOfftiM входом элемента И 26, выход которого подключен к R-входу триггера 31. Работа устройства дл  устранени  последствий сбоев осуществл етс  следующим образом. . Информаци , необходима  дл  выполнени  операций (команда или операнд ) , считываетс  из блока 1 пам тй под воздействием управл ющих сигНсшов на первом входе 9 устройства. Исходно на втором входе элемента И 2 присутствует потенциал, разрешающий ПРО} ождение управл ющих сигналов. Считанна  из блока 1 пам ти информаци  поступает дл  обработки в устройства ЦВМ, а через элемент ИЛИ 4 записываетс  в первый регистр 5. Число М регистров 5 выбираетс  равным числу операндов, используемых В самой емкой (по числу операндов) операции из систекы команд ЦВМ, работающих без совмещени  операций. В последующем информаци  из первого регистра 5 с каждым тактом обращени  к блоку 1 пам ти переписываетс  во второй регистр 5, а в первый ре- гистр 5 записываетс  нова  информаци , считанна  из блока 1 пам ти в следуиицем такте.. Заполнение регистров 5 передачи данных осуществл етс  по синхросигналам на четвертом входе 14 устройства. Через п+1 тактов, где п - число операндов в операции, обращени  к блоку 1 пам ти в регистрах 5 хранитс  вс  информаци , необходима  дл  операции, выполненной ЦВМ в данный момент времени. Причем регистры 5 все заполнены информацией, используемой в одной операции только в том случае, если число операндов, требуемое дл  ее выполнени  равно М-1, в противном случае в регистрах 5передачи данных находитс  также команда и операнды, ранее обработанные ЦВМ. При обращении к блоку 1 пам ти за каждый новой командой, а не за операндом, на втором входе 11 устройства вырабатываетс  импульс, осуществл кидий установку в единицу первого триггера 6 признака и сброс всех остальных триггеров 6. Перепись единицы из первого триггера 6 признака впоследующие (кольцевой регистр . сдвига) происходит по синхросигналам на четвертом входе 14, проход щим через второй элемент И 3, при-наличии разрешакадего потенциала, который поступает с выхода узла 7 блокировки. Единица, записанна  в первый триггер 6признака, переписываетс  последовательно из одного триггера 6 в другой триггер 6, указыва  среди М регистров 5 передачи данных тот регистр 5, в котором находитс  Команда, выполненна  в насто щий момент времени . При этс и на выходе шифратора 20 вырабатываетс  соответствующий данному регистру 5 двоиччый код. В случае отсутстви  сигнала об ошибке на третьем входе 12 устройства информаци  из регистров 5 не используетс . Если в процессе обработки (например, при чтении основных регистров ЦЗМ) информаци  подвергаетс  ис1 аж1-кчк, о чем свидетельствует сигнал, поступающий на третий вход 12 устройства, на выходе блока 7 блокировки вырабатываетс  сигнал, который запрещает работу счетчиков номеров команд по второму выходу 13 устройства, блокирует обращение к блоку 1 пам ти и прохождение сигналов на входы синхронизации триггеров 6 признаков и соответственно через элементы И 2 и 3. Этот же сигнал проходит через элемент НЕ 18 и разрешает прохождение синхросигналов с четвертого входа 14 устройства ,через элемент И 19 на М групп элементов И 16 и на счетный вход счетчика 22 тактов. По этимсинхросигналам происходит выдача информации из регистров 5 передачи данных через соответствующий элемент И 16, элемент ИЛИ 17, четвертый выход 23 в устройства ЦВМ и через элемент Ш1И 4 в первый регистр 5. Причем выдача начинаетс  с того регистра 5, в котором в момент сбо  находитс  команда, в процессе выполнени  которой был определен факт искажени , так как только в триггере 6 признака, соответствующем данному регистру 5-;фиксируетс  единица и толко на одном элементе И 16, также соответствующем данному регистру 5, имеетс  вследствие этого разрешающий потенциал. В процессе выдачи информации из регистров 5 в ЦВМ по четвертому выходу 23 устройства одновременно происходит ее передача от регистра 5 к регистру 5 и запись в первый регистр 5 по сигналам на четвертом входе 14 устройства. Однако перепись единицы в кольцевом регистре сдвига, образованном триггерами 6 признака не осуществл етс , так как на входе элемента И 3 присутствует запрещающий потенциал узла 7 блокировки . Кроме того, при этом вырабатываетс  сигнал на втором входе 11 устройства.

Код с выхода шифратора 2.0, соответствующий номеру регистра 5, с которого начинаетс  вьвдача информации, поступает на схему 21 сравнени , где сравниваетс  с информацией с выхода счетчика 22 тактов. Через К+1 тактов , где К-число операндов в операции , при выполнении которой произошел сбой, зафиксированное в счетчике 22 тактов, на выходе схемы 21 сравнени  вырабатываетс  сигнал, ука зывающий на тот факт, что операци  полностью повторена. Этот сигнал поступает в узел 7 блокировки, на счетный вход счетчика 8 сбоев и на сброс счетчика 22 тактов. Узел 7 блокировки выполнен таким образом (фиг. 2), что если от момента выдачи сигналов блокировки до поступлени  в узел 7 блокировки со схемы 21 сравнени , на третий вход 12 устройства не поступает сигнала искажени , то блокировка с блока 1 пам ти (первый элемент И 2), счетчика номеров команд (по второму выходу 13) и триггеров 6 признака (второй элемент И 3) снимаетс ,- и запрещаетс  прохождение синхросигналов с четвертого входа 14 устройства через третий элемент И 19 Поступающий в узел 7 блокировки сигнал ошибки по входу 12 проходит через одновибратор 24 (фиг. 2) и обеспечивает установку в единицу по Sвходу К5--триг-гера 31, инверсный выход которого и  вл етс  выходом узг ла 7 блокировки. Установка в единицу тригт-ира 30 в этом случае не осуществл етс , так как врем  задержки, обеспечиваемое элементом 28, значительно превышает длительность импульса , формируемого одновибратором 24, и тем самым на входе элемента И 27 во врем  действи  импульса поддерживаетс  запрещающий потенциал с выхода элемента 28 задержки. Если же до прихода сигнала со схемы 21 сравнени  на узел 7 блокировки с входа 12 поступает еще один сигнал ошибки, то через элемент И 27 осуществл етс  установка в единицу триггера 30, инверсный выход которого блокирует по входу элемента И 26 сброс триггера 31. Поступающий в дальнейшем сигнал со схемы 21 сравнени  проходит через одновибратор 25, но в этомслучае не осуществл ет сброс триггера 31, а сбрасывает только триггер 30, т.е. блокировка не снимаетс . При этом величина задержки элемента 29 значительно превьшает длительность импульса , формируемого одновибратором 25. Если же триггер 30 не устанавливаетс  в единицу, т.е. за врем  от возникновени  сигнала сшибки до по влени  сигнала СО схемы 21 сравнени  не поступает сигнаша искажени , то по сигналу со схемы 21 сравнени  осуществл етс  сброс триггера 31 и снимаетс  блокировка с выхода узла 7, ЦВМ переходит в режим нормальной работы с блоком 1 пам ти, начина  с адреса, зафиксированного в счетчике номеров команд в момент его блокировки . При повторении в указанный период сигнала искажени  блокировка не снимаетс  и попытка исправлени  повтор етс  Е раз,о чем свидетельствует сигнал переполнени  счетчика 8 сбоев (третий выход 15 устройства), который поступает на схему прерывани  устройства управлени  ЦВМ и переводи ее в режим диагностики.

Изобретение обеспечивает выполнение процесса исправлени  искажений со значительным быс1:родействием. Указанный положительный эффект увеличени  быстродействи  достигаетс  за .счет того, что повторение операции , при выполнении которой произошел сбой, начинаетс  непосредственно после сбо  и не возникает потерь времени на ожидание по влени  признака команды и на осуществление холостых передач операндов. Кроме того , в изобретении исключена возможность повторени  предьщущих команд, возникающа  вследствие различных длин (по числу операндов) команд и привод ща  к снижению быстродействи . В устройстве это обеспечиваетс  за счет начала выдачи в ЦВМ информации с любого регистра передачи данных, а не только с последнего регистра .

Claims (3)

1.Авторское свидетельство СССР 279172, кл, G 06 F 11/00, 1972.

2.Авторское свидетельство СССР № 1В9621, кл. С- 06 F 11/00, 1968.

0

3.Авторское свидетельство СССР 552608, кл. G 06 F 11/00, 1976 (прототип).