SU1269145A1 - Микропроцессорное вычислительное устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть .использовано при построении обрабатывающих блоков из микропроцессорных секций. Цель изобретени  - повышение производительности. Устройство содержит регистр команд 1, дешифра- i тор 2 команд, блок 3 формировани  адресов микрокоманд, буферную пам ть 7, операционный блок 8, генератор 9 синхроимпульсов, три триггера 10, 11,12, два элемента НЕ 13, 14, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15,16,. два мультиплексора 17,18, дешифратор 19, четыре элемента И 20-23, два элемента ИЛИ 24,25, шифратор 26 приоритета, регистр 27. Указанна  совокупность признаков позвол ет СЛ достигнуть цели изобретени . 3 ил.

Description

Jf 19

to

о: со

ел

Изобретение относитс  к вычислительной технике и может быть использовано при построении обрабатывающих блоков из микропроцессорных секций.

Цель изобретени  повьоцение. производительности .

На фиг.1 представленаструктурна  схема устройства; на фиг о 2 - формат команды; на фиг.З - графические схемы алгоритмов выполнени  команд.

Микропроцессорное вычислительное устройство содержит регистр 1 команд дешифратор 2 команд, блок 3 формировани  адресов микрокоманд, пам ть 4 микрокоманд, регистр 5 микрокоманд с выходами 6 признака типа микрооперахщи , буферную пам ть 7, операционный блок 8, генератор 9 синхроимпульсов , первый 10, третий 11 и второй 12 триггеры, элементы НЕ 13 и 14, первый ; 15 и второй 16 элементы ИСКЛЮЧАЮЩЕЕ ШТИ, первый 17 и ВТОРОЙ 18 мультиплексоры, дешифратор 19, второй 20, четвертый 21, первый 22 и третий 23 элементы И, второй 24 и первый 25 элементы ИЛИ, шифратор 26 приоритета, реги.стр 27, вход 28 Кода операции, информационные выходы 29, выход 30 знакового разр да и информационный вход 31,

Работа устройства описываетс , на .примере выполнени  команд сложени , вычитани , сдвига арифметического влево в формате регистр-регистр, (формат команды приведен на фиг. 2), поле КОП определ ет код операции, поле А1 - адрес (номер) регистра, содержащего первый операнд, поле А2 адрес (номер) регистра, содержащего второй операнд,

В операци х сдвига содержимое регистра , определ емое полем А2 команды , зддает количество двоичньгх разр дов , на которое должен быть сдёинут первый операнд.

На фиг.З и в описании прин ты следующие обозначени : А1, А2 - пол  команды, определ ющие адреса первого и второго операндов соответственно, (А1), (А2) - операнды по адресам А1 и А2 соответственно, АС - аккумул тор матрицы центральных процессорных элементов;: SignN - знак числа знак передачи содержимого, ®сложение по модулю два; МК - микрокоманда , ШД - шина данных,

Вьтолнение команд считьшани -вычитани  в форме регистр-регистр

занимает 6 МК: 1 МК - передача второго операнда в аккумул тор операционного блока; 2 МК - чтение первого операнда из буферной пам ти; 3 МК чтение первого операнда из буферной пам ти и выполнение требуемой операции в операционном блоке; 4 МК передача результата на место первого операнда; 5 МК - формирование адреса следующей команды, 6 МК - выборка сл.ед,ую1цей команды на регистр команд

При вьшоЛнении команды сложение устройство работает следующим образом .

Перед вьшолнением команды триггеры 10-12 наход тс  в нулевом состо нии . Первой микрокомандой операнд, выбранный из буферной пам ти 7 по адресу, определ емому полем А2 команды , передаетс  в аккумул тор операционного блока 8, В поле 6 данной микрокоманды находитс  код, указывающий , что необходимо з-аписать. инверсное значение знакового разр да в триггер 11, Этот код с первого выхода пол  6 регистра 5 поступает на дешифратор 19, который вырабатывает микрооперацию на третьем выходе

SignN®триггер 11- триггер 11.

По этой- микрооперации инверсное значение Sign (А2) через элементы НЕ 14, И 21 и ИЛИ 24 поступает на счетньй вход триггера 11, которьй либо остаетс  в нулевом состо нии (при Sign (А2) 1), либо устанавли ваетс  в единичное состо ние (при Jsign (А2) 0).

Таким образом, после выполнени  первой микрокоманды в триггере 11 хранитс  инверсное- значение знака вторЪго операнда.

По второй микрокоманде производитс  чтение первого операнда, определ емого полем; А1 команды, В поле 6 микрокоманды находитс  код, по которому дешифратор 19 вырабатывает на первом выходе микрооперацию

Sign А1-t триггер 11.

Таким образом, после второй микро команды состо ние триггера 10 указывает на знак первого операнда.

Claims (1)

1. Третьей микрокомандой операнд, выбранньй .из буферной пам ти 7 по адресу, определ емому полем А1 команды , складываетс  с операндом, хра н щимс  в аккумул торе операционного блока результат помещаетс  в аккумул тор, В поле 6 этой микрокоманды находитс  кстд, по которому дешифратор 19 вы рабатывает микрооперацию на соответствующем выходе SignN®триггер 11-w триггер 11. По микрооперации на соответствую щем выходе дешифратора 19 значение Sign (А1) поступает через элементы И 20 и ИЛИ 24 на счетный вход тригг ра 1 1 , которьй либо остаетс  в преж нем состо нии (при Sign (А1) 0), пибо принимает противоположное значение (при Sign (А1) 1). Таким образом, после третьей микрокоманды состо ние триггера 11 указывает на соответствие знаков оп рандов (нулевое состо ние триггера 11 указывает на то, что знаки операн дов разные, единичное - что знаки операндов одинаковые), а состо ние триггера 10 соответствует знаку первого операнда. По четвертой микрокоманде содер жимое аккумул тора операционного бло ка 8 передаетс  в буферную пам ть 7 по адресу, определ емому полем А1 команды. По информации на выходе 29 и состо нию триггеров 10 и 11 про исходит формирование признака резуль тата по следующим правилам. Если триггер 11 находитс  в единичном состо нии, т.е. операнды имеют одинаковый знак, возможно переполнение , которое определ етс  по соответствию знака результата знаку операнда, значение которого сохранено в триггере 10. Это соответствие определ етс  элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 15, который при несовпадении сигналов на его входах формирует на выходе сигнал единичного уровн , пос тупающий через элементы И 23 и ИЛИ 2 на первый вход шифратора 26 приорите та.- Одновременно элементом НЕ 13 фор мируетс  сигнал, соответствующий нулевой информации на выходе 29. Этот сигнал подаетс  на второй вхбд шифратора 26 приоритета. На третий и четвертый входы шифратора 26 приоритета поступает инвертированное и пр  мое значение знакового разр да. При поступлении сигналов на входы шифратора 26 приоритета на его выходах формируютс  сигналы в следующе пор дке: Переполнение - на первом, Нуль результата - на втором, Результат больше нул  - на четвердом и Результат меньше нул  - на третьем выходах. По четвертой микрокоманде в поле 6 записан код, определ ющий формирование следующих микроопераций: передача на выход мультиплексора 18 информации с его второй группы входов, т.е. с шифратора 26 приоритета; запись информации в регистр 27. Таким образом, после вьшолнени  четвертой микрокоманды результат one- . рации записан на место исходного (первого ) операнда в буферную пам ть 7, а в регистре 27 находитс  признак результата операции. По п той микрокоманде формируетс  адрес следующей- команды, а по шес1той - чтение команды из основной- пам ти (не показана) на регистр 1 команд и сброс триггеров 10-12. Блок 3 формирует начальный адрес MiKponpограммы, соответствующий вновь прин тому коду операции, и цикл работы устройства повтор етс . Выполнение вычитани  отличаетс  от выполнени  сложени  только первой микрокомандой. Б операции вычитани  по первой микрокоманде значение второго операнда, определ емого полем А2 команды, передаетс  в аккумул тор блока 8 в дополнительном коде, а в триггер 11 через элементы И 20 и ИЛИ 24 записываетс  пр мое значение знакового разр да. Остальные микрокоманды  вл ютс  oбщIiми с микропрограммой сложени . При выполнении арифметического ; сдвига влево первой и второй микрокомандами содержимое регистра, опрецел емое полем А2 команды (количестj3O двоичных разр дов, на которое необходимо сдвинуть первый операнд), передаетс  из буферной пам ти 7 через арифметико-логический узел и аккумул тор операционного блока в один из регистров регистровой пам ти операционного блока 8. По третьей микрокоманде содержимое , определ емое полем А1 команды (сдвигаемое число), передаетс  из буферной пам ти 7 в аккумул тор блока 8, при этом значение знака числа запоминаетс  в триггере 10 (аналогично микропрограмме сложени ). По четвертой микрокоманде содержимое аккумул тора блока 8 через арифметико-логический узел блока 8 сдвигаетс  на один разр д влево, значение вьщвигаемого разр да (знака числа) через мультиплексор 17 запоминаетс  в триггере, вход щем в блок блок 3. В поле 6 микрокоманды при этом находитс  код, определ ющий, чт на выход мультиплексора 17 передаетс сигнал выходного переноса блока 8. П та , .шеста , седьма  микрокоман ды  вл ютс  циклической частью микро программы. После выполнени  этой микропрограм-: мы осуществл етс  переход на четвертую микрокоманду микропрограммы сложени , по которой результат операции записываетс  на место первого операнда , формируетс  признак результата и записываетс  с шифратора 26 в регистр 27. Признак переполнени  формируетс  в том случае, если триггер 12 находитс  в единичном состо НИИ , т,е. если в процессе сдвига обнаружено несовпадение выдвигаемого разр да знаку числа. При выполнении длинных команд (например, обработка чисел с ш-савающей точкой, обработка полей переменной длины и т.д.), а также команд, не св занных с арифметико-логической обработкой операндов (команды вводавывода , управлени ), признак результата формируетс  по результату анализа различных условий. В этом случа на вход блока 3 микропрограммного уп равлени  через мультиплексор 17 могут быть подключены триггеры 10-12 или другие средства, анализ которых . потребуетс  по коду вьшолнени  микро программ. Признак результата при этом.записьшаетс  в регистр 27 из 6 микрокоманды через мультиплек сор 18. Формула изобретени  Микропроцессорное вычислительное устройство, содержащее регистр команд , дешифратор команд, блок формировани  адресов микрокоманд, пам ть микрокоманд, регистр микрокоманд, генератор синхроимпульсов, буферную пам ть и операционный блок5 причем информационный вход регистра команд  вл етс  входом кода операции устройства , вход записи регистра команд соединен с выходом признака начала команды регистра микрокоманд, выход которого соединен с входом управлени чтением/записью буферной пам ти, ад ресный вход которого соединен с первым выходом регистра команд, второй выход которого соединен с входом дешифратора команд, выход которого соединен с первым информационным входом блока формировани  адресов микрокоманд , информационньв выход которого соединен с адресным входом пам ти микрокоманд, выход которой соединен с информационным,входом регистра микрокоманд, выход кода микрооперации которого сое;: инен с входом кода операции операционного блока, информационный вход которого соединен с информационным входом буферной пам ти и  вл етс  информационным входом устройства , адресный выход регистра микрокоманд соединен с вторым информационным входом блока формировани  адресов микрокоманд, вход синхронизации которого соединен с входами синхронизации операционного блока и регистра микрокоманд и с первым выходом генератора синхроимпульсов, вход запуска которого соединен с выходом признака начала работы регист ра микрокоманд, выход признака ре ,кнма модификации адреса формировате ,л  адресов микрокоманд соединен с входом переноса операционного блока, выход которого соединен с первым входом управлени  модификацией адреса формировател  адресов микрокоманд, информационные выходы операционного блока  вл ютс  информационными выходами устройства, отличающеес  тем, что, с целью повышени  производительности, оно дрполнительно содержит три триггера, дешифратор , два мультиплексора, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре элемента И, два элемента НЕ, два элемента ИЛИ, шифратор приоритета и регистр, причем информационный выход знакового разр да операционного блока соединен с первым информационным входом первого мультиплексора и с первым входом первого элемента ИСКШЗЧАЮЩЕЕ ШШ, второй вход которого соединен с выходом первого триггера , с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с вторым информационным входом первого мультиплексора , третий информационный вход которого соединен с первым входом первого элемента ШШ и с выходом второго триггера, счетный вход которого соединен с выходом первого

   элемента И, псфвый и второй вхоДы которого соединены соответственно с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ШШ и с первым выходом дешифратора , второй выход которого соединен с входом синхронизации первого триггера , информационный вход которого соединен с выходом знакового разр да оперативной пам ти, с первым входом второго элемента И, с входом пер вого и второго элементов НЕ, с первым входом шифратора приоритета и с вторым входом второго элемента ИСКЛЮЧАИЦЕЕ ИЛИ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом третьего триггера и с четвертым информационным входЬм первого мультиплексора, выход которого соединен с вторым входом управлени  модификацией адреса формировател  адресов микрокоманд, управл ющий вход мультиплексора соединен с первы выходом признака типа микрооперации регистра микрокоманд, второй выход признака типа микрооперации которого соединен с входом дешифратора, третий выход которого соединен с вторым входом второго элемента И, выход которого соединен с первым входом второго элемента ИЖ, второй вход

   которого соединен с выходом четвертого элемента И, первый вход которого соединен с четвертым выходом деишфратора, п тый выход которого соединен с входом записи регистра, информационный вход которого соединен с выходом второго мультиплексора , управл ющий вход которого соединен с третьим выходом признака типа микрооперации регистра микрокоманд , четвертый выход признака, типа микрооперации которого соединен с первым информационным входом второго мультипл ексора, второй информационный вход которого соединен с выходом шифратора приоритета второй вход которого соединен с-выходом первого элемента НЕ и с вторым входом четвертого элемента И, третий и че1твертый входы шифратора приоритета соединены.соответственно с выходом второго элемента НЕ и с выходом первого элемента ИЛИ, второй вход которого соединен с выходо третьего элемента И, выход второго элемента ИЛИ соединен.с входом синхронизации третьего триггера, счетный вход которого соединен с вторым выходом генератора синхроимпульсов, выход регистра  вл етс  выходом знакового разр да устройства.

   Фаг. 2

   ( Нача о j

   CiioMfHUf

   Sign(A2)

   i

   2Hk

   (A1) Sifnf n - mputtfpff

   JWW

   (At) AC- AC SI f(A))® триггер li - mpatieii ff

   ЦЧМК

   AC-(At)

   Зв иа Soetuemfie nfusHOKa peiy/lunaт  CO сиеми npuafumeme Z7

   3V4

   (, Sign (Al)- rnpuaeftl

   i

   4«

   CdSut AC влево на

   I разр д

   Запомнить f триггере бМУ значение StiJiaiHOto перенеси.

   ±

   C9Sut АС taeSo на t разр З

   6МН

   ipefHufetaMat aopte c eiifomeu команЗн

   i

   tf

   Чтение  оманЗы на p tatrp кон and j

   I

   f Конец )

   Проверка содержимого Р1

   Cifue АС на t разр д SfifaSo. Ifj триггера ему Видать на SfodcdSuta вправо значение знака апомненн9Ю в микроконанЗе