SU1273939A1 - Микропроцессор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении специализированных управл ющих микро-ЭВМ малого объема и высокой надежности. Цель изобретени  - повьшение надежности функционировани  микропроцессора за счет оперативного контрол  его работы. Микропроцессор содержит, блок формировани  адреса и признаков перехода, блок пам ти микрокоманд, регистр микрокоманд, операционный блок, блок контрол  и злемент И. 4 ил.

Description

1 Изобретение относитс  к вычислительной технике и может быть исполь зовано при построении специализированных управл ющих микро-ЭВМ малого объема и высокой надежности. Цель изобретени  - повышение надежности функционировани  микропроцессор-а путем оперативного контрол  его работы. На фиг. 1 приведена структурна  схема микропроцессора; на фиг. 2 функциональна  схема блока контрол  на фиг. 3 - пример выполнени  блок формировани  адреса и признаков перехода; на фиг. 4 - пример выполнени  одной секции операционного блока . Микропроцессор (фиг.1) содержит блок 1 формировани  адреса и признаков перехода, блок 2 пам ти микро команд, регистр 3 микрокоманд, операционный блок 4, блок 5 контрол , элемент И 6, вход 7 данных микропроцессора , второй 8 и первый 9 управл ющие входы, первый информацион ный вход 10, выход 11 признака перехода , выход 12 адреса микрокоманд блока формировани  адреса и признаков перехода, входы кода операций 13, управл ющий 14 и переноса 15 операционного блока, выход 16 переноса операционного блока, информационный вход 17 операционного блока Блок 5. контрол  (фиг. 2) содержит шифр-атор 18 кода операции, шифратор 19 адреса команды, элемент 20 задержки, элемент И 21, регистр 22, триггер 23, блок 24 пам ти, схему 25сравнени . Блок 1 формировани  адреса и признаков перехода (фиг. 3) выполнен в виде одной БИС (например, К 589 ИК 01) и содержит коммутатор 26адреса микрокоманд, регистр 27 команд, коммутатор 28 состо ний, регистр 29 адреса микрокоманд, формирователи 30 и 31 адреса микрокоманд , Операционный блок 4 (фиг. 4) сос тоит из микропроцессорных секций, например, (К 589 ИК 02), кажда  из которых содержит выходные регистры 32 и 33, регистр 34 данных, регистр 35 адреса, сумматор 36, мультиплек соры 37 и 38, регистровую сверхопе ративную пам ть 39, дешифратор 40 микроопераций. 9i На входы блокп 1 (фиг. 3) поступают управл ющиесигналы У 0-У 7 из блока 2 и сигналы КО-К7 с входа 7 данных. На вход 8 и далее на вход коммутатора 26 поступает сигнал загрузки микрокоманд (ЗМ) из регистра 3 через открытый элемент И 6. Кроме того, на вход коммутатора 26 с выхода регистра 29 поступают сигналы МО-М7, сигналы Ф,С, Z с выхода коммутатора 28 и сигналы РКО-РКЗ с выхода регистра 27. Выход коммутатора 26 МАО-МАЗ через регистр 29 и формирователи 30 и 31 соединен с выходом 12 блока 1 и адресным входом блока 2. Входы 13 и 14 блока 4 служат дл; передачи с регистра 3 кода микрооперации соответственно на входы дешифратора 40 и мультиплексора 38. На вход 15 поступает сигнал переноса из блока 1, который затем передаетс  в сумматор 36. Сигнал переноса с выхода переноса сумматора 36 поступает на выход 16. Вход 7 блока 4 используетс  дл  передачи данных с входа 7 микропроцессора через мультиплексор 37 и сумматор 36. Сумматор выполнен по классической схеме и имеет два многоразр дных входа, соединенных с выходами мультиплексоров 37 и 38, через которые передаютс  данные с входа 7, из регистров 39 СО ЗУ и регистра 34. Кроме того, с сумматора 36 информаци  поступает на регистр 35 адреса и через выходной регистр 33 - на адресные выходы. На адресные входы блока 5 поступает адрес следующей команды. На шифраторе 19 адреса команды происходит расшифровка адреса. На выходе шифратора 19 получают информацию не всегда, а при поступлении на его вход нужного адреса, в данном случае адресов, по которым выполн -. ютс  команды условных и безусловного переходов. При этом каждому входному адресу соответствует свой выходной адрес, количество которых ограничиваетс  объемом блока 24 пам ти . В последнем предварительно записаны адреса двух следующих переходов , которые поступают на вторую группу входов узла сравнени . В процессе работы при сравнении од- ного из следующих адресов с одним из записанных в блок 24 пам ти на выходе схемы 25 сравнени  вырабатываетс  признак. На входы шифратора

18 кода операции поступает код операции . При поступлении кода операции условных или безусловного переходов на выходе шифратора 18 вырабатываетс  единичный уровень, с помощью сигнала на первом входе элемента И 2 1 можно маскировать прохождение режима контрол .

Микропроцессор работает следующим образом.

Микрокоманды, управл ющие работой микропроцессора на каждом такте, хран тс  в блоке 2 пам ти микрокоманд и считываютс  оттуда на регистр 3 микрокоманд. Адресна  Ч-гсть микрокоманды , участвующа  в формировании адреса следующей микрокоманды, поступает помимо регистра 3 через вход блока 1 микропрограммного управлени  на вход коммутатора 26 адреса микрокоманд.

Формирование адреса следующей микрокоманды производитс  коммутатором 26 из семиразр дного входного кода УО-У6, адреса текущей микрокоманды МО-М8, поступающей с выхода регистра 29, и кода состо ни  триггеров коммутатора 28 (Ф, С, Z). Регистр 3 микрокоманд имеет несколько полей, коды которых задают режим работы блоков микропроцессора. Дл  управлени  блоком 4 используютс  коды первого и второго выходов регистра

3микрокоманд, которые поступают соответственно на вход дешифратора 40 микроопераций и мультиплексора 38. Код с третьего выхода регистра 3 микрокоманд управл ет продессом обмена информацией между блоком 1 и блоком

4(запись через вход переноса блока 1 в коммутатор 28 сигналов переноса из блока 4 и выдачу сигналов с выхода коммутатора 28 (выход 11) на вход 15 блока 4. Последний получает информацию с входа 7 микропроцессора через мультиплексор 37 и производит ее обработку в сумматоре 36. Результаты с выхода регистра 32 выдаютс  на выход данных блока 4, а с выхода регистра 33 - на выход адреса блока 4. Дл  обращени  к началу микропрограммы операции используетс  код КОК7 , поступающий из внещней пам ти команд навход 7. При наличии в микрокоманде сигнала загрузки (ЗМ), поступающего с выхода 3 микрокоманд через открытый элемент И 6 на вход 8 блока 1, формирование адреса следующей микрокоманды производитс  только по коду операции.

По сигналу начального пуска на адреснь х выходах блока 4 устанавливаетс  адрес первой операции программы , который поступает во внешнюю пам ть, выход триггера 23 устанавливаетс  в единичное состо ние (сигналы не приведены), -регистр 22 обнулен.

а в блок 24 пам ти записан адрес первой команды перехода.

Далее по сформированному адресу происходит считывание информации с внешней пам ти и код операции формирует адрес следующей микрокоманды

(при наличии сигнала ЗМ). При поступлении команды перехода на схеме 25 должно произойти сравнение адреса, по которому записана команда перехода , с одним из адресов, записанным в блоке 24 пам ти. После считывани  кода операции с внешней пам ти на выходе шифратора 18 кода операции устанавливаетс  единичный уровень , который записываетс  по задержанному на элементе 20 задержки в триггер 23 при наличии нулевого сигнала на входе установки в ноль триггера 23, т.е. на инверсном выходе

триггера 23 находитс  нулевой уровень при поступлении команды перехода и несравнении адресов на схеме 25. Этот нулевой уровень блокирует дальнейшие выполнени  программы: не

разрешает прохождение сигнала ЗМ через элемент И 6 на вход блока 1. При наличии единичного сигнала на выходе схемы 25 сравнени  в триггер 23 информаци  с информационного входа

триггера не записываетс . Одновременно адрес поступает на входы шифратора 19 и после расшифровки записываетс  по сигналу с выхода регистра 3 микрокоманд в регистр 22,

т.е. на выходе блока 14 пам ти устанавливаетс  нова  информаци  и на выходе схемы 25 сравнение - признак несравнение. Сигнал на шестомвыходе регистра 3 микрокоманд формируетс  в следующей после сигнала ЗМ микрокоманде.

Claims (1)

1. Формула изобретени 

   Микропроцессор, содержащий блок пам ти микрокоманд, операционный блок, регистр микрокоманд, блок формировани  адреса и признаков перехо5

   да, выход адреса микрокоманд которого соединен с адресным входом блока пам ти микрокоманд, выход признака перехода блока формировани  адреса и признаков перехода соединен с входом переноса операционного блока выход переноса которого соединен с первым информационным входом блока формировани  адреса и признаков перехода , выход пол  адреса микрокоманд блока пам ти микрокоманд соединен с вторым информационным входом блока формировани  адреса и признаков перехода, выход пол  микрокоманд блока пам ти микрокоманд соединен с информационным входом регистра микрокоманд, первый и второй выходы пол  микроопераций регистра микрокоманд соединены соответственно с входом кода операций и управл ющим входом операционного блока, первый выход пол  синхронизации регистра микрокоманд соединенс первым управл ющим входом блока формировани  адреса и признаков перехода, информационный вход операционного блока подключен к входу данных микропроце сора, информационный выход операционного блока  вл етс  выходом данных микропроцессора, о т л и ч а

   ю щ и и с   тем, что, с целью повышени  надежности функционировани  путем оперативного контрол  его работы ,, он содержит блок контрол  и элемент И, выход которого соединен с вторым управл ющим входом блока формировани  адреса и признаков перехода , второй выход пол  синхронизации регистра микрокоманд соединен с первым входом элемента И и входом синхронизации блока контрол , вход данных микропроцессора подключен к

   73939 . 6

   третьему управл ющему входу блока формировани  адреса и признаков перехода И к первому информационному входу блока контрол , выход которо го соединен с вторым входом элемента И, первый и второй выходы пол  управлени  контролем регистра микрокоманд соединены соответственно с первым и вторым разрешающими вхо10 дами блока контрол , второй информационный вход которого соединен с адресным выходом операционного блока , причем блок контрол  содержит шифратор кода операции, шифратор

   )5 адреса команды, регистр, блок .пам ти , схему сравнени , элемент И, элемент задержки и триггер, нулевой выход которого  вл етс  выходом блока контрол , информационньй вход

   20 триггера соединен с выходом элемента И, первый вход которого  вл етс  первым разрешающим входом блока контрол , а второй вход элемента И соединен с выходом шифратора-кода опе25 рации, вход которого  вл етс  первым информационным входом блока контрол , вход синхронизации которого через элемент задержки подключен к синхровходу триггера, вход установ30 ки в О которого соединен с выходом схемы сравнени , первый вход которой подключен к второму информационному входу блока контрол , второй информационный вход которого также под35 ключей к входу шифратора адреса команды , выход которого соединен с информационным входом регистра, выход которого соединен с адресным входом блока пам ти, выход которого соединен

   40 с вторым входом схемы сравнени ,вход

   синхронизации регистра  вл етс  вторым разрешающим входом блока контрол .

   8

   11

   Ю

   г

   ш

   -I

   .Фиг.

   Г

   12

   х:

   zz

   Фиг.