SU1134935A1 - Микропрограммное устройство управлени - Google Patents

Abstract

.МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее регистр команд, мультиплексор команд, блок управл ющей цам ти, два исполнительных регистра, блок пам ти микрокоманд , регистр микрокоманд, два мультиплексора разр дов микрокоманд, два дешифратора полей микрокоманд, блок синхронизации и блок формировани  адреса микрокоманд, содержащий два мультиплексора, сумматор, регистр адреса и три элемента ИЛИ, причем информационный вход регистра команд  вл етс  первым входом кода команды устройства, выход регистра команд соединен с первым информацион1ШМ входом мультиплексора команд, второй информационный вход которого  вл етс  вторым входом кода команды устройства, первый и второй управ . л кхчие входы мультиплексора команд подключены соответственно к первому и второму входам первого дешифратора полей микрокоманд, выход мультиплексора команд соединен с адресным входом блока управл ющей пам ти, первый выход которого соединен с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с первым информационным входом второго мультиплексора , с адресным входом блока пам ти микрокоманд и с выходом регистра адреса, информационный вход которого соединен с выходом сумматора , первый и второй информационные входы которого соединены соответственно с выходами первого и второго .мультиплексоров, второй информационный вход последнего  вл етс  входом кода логических условий устройства, первый и второй управл ющие входы первого мультиплексора соединены соответственно с выходами первого и второго элементов ИЛИ блока формироСА 4 вани  адреса микрокоманд, первый и второй управл ющие входы второго ;о :о :л мультиплексора соединены соответственно с выходом третьего элемента ИЛИ блока формировани  адреса микрокоманд и с первыми входами второго и третьего элементов ИЛИ блока формировани  адреса микрокоманд и второго дешифратора полей микрокоманд, второй выход которого соединен с первым входом первого элемента ИЛИ блока формировани  адреса микрокоманд , второй вход которого соединен с вторым входом третьего элемента ИЛИ блока формировани  адреса микрокоманд и с третьим выходом второго

Description

дешифратора полей микрокоманд, четвертьй выход которого соединен с вторым входом второго элемента ИЛИ блока формировани  адреса микрокоманд , третий вход которого соединен с третьим входом первого элемента ИЛИ блока формировани  адреса микрокоманд и с п тым выходом второго дешифратора полей микрокоманд, остальные выходы которого  вл ютс  управЛЯЮЩИМ1 выходами первой группы устройства , вход синхронизации регистра адреса соединен с первьгм выходом блока синхронизации, второй и третий выходы которого соединены соответственно с входами синхронизации блока пам ти микрокоманд и регистра микрокоманд , группа информационных входов которого соединена с группой вькодов блока пам ти микрокоманд, первый и второй выходы пол  микроопераций регистра микрокоманд соединены соответственно с первыми информационными входами первого и второго мультиплексоров разр дов микрокоманд , вторые информационные входа 1 которых соединены соответственно с выходами первого и второго исполнительных регистров, выходы первого и второго мультиплексоров разр дов микрокоманд соединены соответственно с входами первого и второго дешифраторов полей микрокоманд, группа выходов первого дешифратора полей микрокоманд  вл етс  второй группой управл кйщх выходов устройств, о т л и чающеес  тем, что, с целью повьппени  быстродействи , оно дополнительно содержит элемент ИЛИ, два элемента , два мультиплексора полей микрокоманд и два элемента И, причем первый и второй входы элемента ИЛИ соединены соответственно с первым и вторым йыходам  первого дешифратора палей микрокоманд выход элемента ИЛИ соединен с входом синхронизации блока управл н дей пам ти

и с первыми входами первого и второго элементов 2И-ИЛИ, вторые входы которых соединены с первым выходом блока синхронизации, третий вход первого элемента 2И-ИЛИ соединение управл ющим входом первого мультиплексора полей микрокоманд и с первым выходом пол  управлени  регистра микрокоманд, второй вькод пол  управлени  которого соединен с третьим входом второго элемента 2И-ИЛИ и суправл кмШм входом второго мультиплексора полей микрокоманд, первые информационные входы первого и второго мультиплексоров полей микрокоманд соединены с вторым выходом блока управл ющей пам ти, второй информационный вход первого мультиплексора полей микрокоманд соединен с входом первого элемента И и с первым выходом пол  микроопераций регистра микрокоманд, второй информационный вход второго мультиплексора полей микрокоманд соединен с входом второго элемента И и с вторым выходом пол  микроопераций регистра микрокоманд, выходы первого и второго мультиплексоров полей микрокоманд соединены соответственно с информационными входами первого и второго исполнительных perHqrpoa, входы записи которых соединены соответственно с информационными входами первого и второго исполнительных регистров , входы записи которых соединены соответственно с выходами первого и второго элементов 2И-ИЛИ, выходы первого и второго элементов И соединены с управл ющими входами соответственно первого и второго мультиплексоров разр дов микрокоманд, стробирующие входы первого и второго дешифраторов полей микрокоманд соединены соответственно с третьим и четвертым выходами пол  управлени  регистра микрокоманд .

Изобретение относитс  к вычислительной технике и предназначено дл  построени  микропрограммных устройств зтравлени  ЭВМ.

Известны микропрограммные устройства управлени ,содержащие регисткоманд, пам ть микрокоманд, регистр микрокоманд ,блок дешифрации и управлени  . Недостатком указанных устройств  вл етс  необходимость наличи  в блоке пам ти микрокоманд ветвей мик рокоманд, различак цихс  некоторыми пол ми в цепочках однотипных микропрограмм . Этот недостаток устран етс  в устройствах, -в которых пол  микрокоманд могут измен тьс . Известно устройство микропрограм много управлени , содержащее кроме перечисленных блоков регистр модификации и регистр режима работы, в котором модификаци  регистра микро команд осуществл етс  содержимым предварительно установленнвто регис ра модификации под управлением регистра режима и Дешифратора модификации 3J . Недостатки этого устройства - из быточность- регистра микрокоманд, ни кое быстродействие и отсутствие воз можности произвольной модификации микрокоманды. Известно также микропрограммное ;устройство управлени , содержащее два блока пам ти микрокоманд, первы из которых хранит основную микропрограмму и .маску управлени , а вто , рой - специфичную управл ющую инфор мацию причем микрокоманды основной микропрограммы модифицируютс  специфичной управл нщей информацией под управлением маски. К недостаткам этого устройства относ тс  большой объем пам ти микрокоманд и отсутствие возможности произвольной модификации микрокоманд Наиболее близким по технической сущности к предлагаемому  вл етс  микропрограммное устройство управлени , содердащее регистр команд, мультиплексор команд, блок управл ю щей пам ти, два исполнительных регистра , блок пажити микрокоманд, регистр микрокоманд, два мультиплексора разр дов микрокоманд, два дешифратора полей микрокоманд, блок синхронизации и блок формировани  адреса микрокоманд, содержащий два мультиплексора , сумматор, регистр адреса и три элемента ИЛИ, причем инфор мационный вход регистра команд  вл етс  первым входом кода команды устройства,выход регистра команд соединен с первым информационным входом мультиплексора команд, второй информационньй вход которого  вл етс  вторым входом кода команды устройства , первьй и второй управл ющие входы мультиплексора команд подключены соответственно к первому и второму выходам первого де1Ш1фратора полей микрокоманд, выход мультиплексора команд соединен с .адресньм входом блока управл ю1(ей пам ти, первый выход которого соединен с первым информат1Ионным входом первого мультиплексора , второй информационный вход которого соединен с первым информационным входом второго мультиплексора , с адресным входом блока пам ти микрокоманд и с выходом регистра адреса, информационный вход которого соединен с выходом сумматора , первый и второй информационные входы которого соединены соответственно с выходами первого и второго мультиплексора, второй информационный вход которого  вл етс  входом кода логических условий устройства, первый и второй управл ющие входы первого мультиплексора соединены соответственно с выходами первого .и второго элементов ИЛИ блока формировани  адреса микрокоманд, первый и второй управл ющие входы второго мультиплексора соединены соответственно с выходом третьего элемента ИЛИ блока формировани  адреса микрокоманд и с первыми входами второго и третьего элементов ИДИ блока формировани  адреса микрокоманд и второго дешифратора полей микрокоманд, второй выход .которого соединен с первым входом первого элемента ИЛИ блока формировани  адреса микрокоманд , второй вход которого соединен с вторым входом третьего элемента ИЛИ блока формировани  адреса микрокоманд и с третьим выходом второго дещифратора полей микрокоманд, четвертый выход которого соединен с вторым входом второго элемента ИЛИ блока формировани  адреса микрокоманд , третий вход которого соединен с третьим входом первого элемента ИЛИ, блока формировани  адреса ик- рокоманд и с п тым выходом второго дешифратора полей микрокоманд, остальные выходы которого  вл ютс  управл кжщми выходами первой группы устройства, вход синхронизации регистра адреса соединен с первым выодом блока синхронизации, второй и третий выходы которого соединены сответственно с входами синхрониза- ции блока пам ти микрокоманд и регистра микрокоманд, группа информационных входов которого соединена с группой выходов блока пам ти микро комавд, первый и второй выходы пол  микроопераций регистра микрокоманд соединены соответственно с первыми информационными входами первого и второго мультиплексоров разр дов мик рокоманд, вторые информационные входы которых соединены соответственно с выходами первого и второго исполнительных регистров, выходы первого и второго мультиплексоров разр дов микрокоманд соединены соответственно с входами первого и второго дешифраторов полей микрокоманд, группа выходов первого депшфратора полей микрокоманд  вл етс  второй группой управл ющих выходов устройства 5J . Недостаток указанного устройства - малое быстродействие, обусловленное избыточностью циклов обращени  к пам ти.микрокоманд в процессе функционировани . Целью изобретени   вл етс  повышение быстродействи . Указанна  цель достигаетс  тем, что в микропрограммное устройство управлени , содержащее регистр команд , мультиплексор команд, блок управл ющей пам ти, два исполнитель iftK регистра, блок пам ти микрокоманд , регистр микрокоманд, два муль типлексора разр дов микрокоманд, два дешифратора полей микрокоманд, блок синхронизации и блок формировани  адреса микрокоманд, содержащий два мультиплексора, сумматор, регистр адреса и три элемента ИЛИ, причем информационньй -вход регистра команд  вл етс  первым входом кода команды устройства, выход регистра команд соединен с первым информацио ным входом мультиплексора команд, второй инф9Рмационный вход которого  вл етс  вторым входом кода команды устройства, первый и второй управл  щие входы мультиплексора команд под ключены соответственно к первому и второму входам первого дешифратор полей микрокоманд, вькод мультиплек сора команд соединен с адресным вхо дом блока управл ющей йам ти, первый выход которого соединен с первы информационным входом первого мул типлексора, второй информационньй вход которого соединен с первым ин 1 5 формационным ВХОДОМ второго мультиплексора , с адресным входом блока пам ти микрокоманд и с вькодом регистра адреса, информационный вход которого соединен с выходом сумматора , первый и второй информационные входы которого соединены соответственно с выходами первого и второго мультиплексоров, второй информационный вход последнего  вл етс  входом кода логических условий устройства, первьй и второй управл ющие входы первого мультиплексора соединены соответственно с выходами первого и второго элементов ИЛИ блока формировани  адреса микрокоманд, первый и второй управл ющие входы второго мультиплексора соединены соответственно с выходом третьего элемента ИЛИ блока формировани  адреса микрокоманд и с первыми входами второго и третьего элементов ИЛИ блока формировани  адреса микрокоманд и второго дешифратора полей микрокоманд, второй выход которого соединен с первым входом первого элемента ИЛИ блока формировани  адреса микрокоманд , второй вход которого соединен с вторым входом третьего элемента ИЛИ блока формировани  адреса микрокоманд и с третьим выходом второго дешифратора полей микрокоманд, четвертьй выход которого соединен с вторым входом второго элемента ИЛИ блока формировани  адреса микрокоманд , .третий вход которого соединен с третьим входом первого элемента ИЛИ блока формировани  адреса микро- . комаНд и с п тым выходом второго дешифратора полей микрокоманд, остальные выходы которого  вл ютс  управл ющими выходами первой группы устройства, вход синхронизации регистра адреса соединен с первым выходом блока синхронизации, второй и третий выходы которого соединены соответственно с входами синхронизации блока пам ти микрокоманд и регистра микрокоманд, группа информационных входов которого соединена с группой выходов блока пам ти микроко .манд, первьй и второй вькоды пол  микроопераций регистра микрокоманд соединены соответственно с первыми информационными входами первого и второго мультиплексоров разр дов микрокоманд , вторые информационные входы которых соединены соответственно 7 с вькодами первого и второго исполнительньк регистров, выходы первого и второго мультиплексоров разр дов микрокоманд соединены соответственн с входами первого и второго дешифра торов полей микрокоманд, группа выходов первого дешифратора полей мик рокоманд  вл етс  второй группой управл ющих выходов устройства, вве дены элемент ИЛИ, два элемента 2ИИЛИ , два мультиплексора полей микро кома.нд и два элемента И, причем первьй и второй входы элемента ИЛИ соединены соответственно с первым и вторым выходами первого де11ифратора полей микрокоманд, выход элемента ИЛИ соединен с входом синхронизаци блока управл ющей пам ти и с первыми входами первого и второго элемен тов 2И-ИЛИ, вторые входы которых соединены с первым выходом блока синхронизации, третий вход первого элемента 2И-ИЛИ соединен с управл ю щим входом первого мультиплексора полей микрокоманд и с первым выходо блока управлени  регистра микрокоманд , второй выход пол  управлени  которого соединен с третьим входом второго элемента 2И-ИЛИ и с управл ющим входом второго мультиплексора полей микрокоманд, первые информационные входы первого и второго мультиплексоров полей микрокоманд соединены с вторым выходом блока управл ющей пам ти, второй информационный вход первого мультиплексора полей микрокоманд соединен с входом первого элемента И и с первым выходом пол  микроопераций регистра микрокоманд , второй информационный вход второго мультиплексора полей микрокЪманд соединен с входом второго элемента И и с вторым выходом пол  микроопераций регистра микрокоманд , выходы первого и второго мультиплексоров полей ьоткрокоманд соединены соответственно с информационными входами первого и второго исполГо1тельнык регистров, входы записи которых соединены соответственно с информационными входами первого и второго исполнительных регистров, входы записи которьЕх соединены соответственно с выходами первого и второго элементов 2И-ИЛИ, выходы пер вого и второго элементов И соединены с управл ющими входами соответственно первого и второго мультиплсксо358 ров разр дов микрокоманд, стробирующие входы первого и второго дешифраторов полей микрокоманд соединены соответственно с третьим и четвертым выходами пол  управлени  регистра микрокоманд. На фиг. 1 изображена схема предложенного устройства; на фиг. 2 схема блока формировани  адреса микрокоманд; на фиг. 3 - временные диаграммы сигналов, формируемых блоком синхронизации; на фиг. 4 - формат микрокоманд; на фиг. 5 - формат информации на выходе блока управл ющей пам ти. Устройство содержит регистр 1 команд , первый вход 2 кода команды, мультиплексор 3 команд, второй вход 4 кода команд, элемент ИЛИ 5, первый дешифратор 6 полей микрокоманд, блок 7 управл ющей пам ти, первый элемент 2И-ИЛИ 8, второй элемент 2И-ЙПИ 9, блф 10 формировани  адреса микроко-.. манд, первый 11 и второй 12 мультиплексоры полей микрокоманд, вход 13 кода логических условий, второй дешифратор 14 полей микрокоманд, первый выход 15 блока синхронизации, блок 16 синхронизации, блок 17 пам ти микрокоманд, второй выход 18 блока синхронизации, регистр 19 микрокоманд , третий выход 20 блока синхронизации , первый 21 и второй 22 мультиплексоры разр дов микрокоманд, первый 23 и второй 24 элементы И, первый 25 и второй 26 исполнительные регистры. Блок 10 формировани  адреса микрокоманд содержит первый 27 и второй 28 мультиплексоры, сумматор 29, регистр адреса 30, первый 31 и второй 32 управл ющие входы первого мультиплексора, первый 33 и второй 34 управл юсще входы второго мульти- плексора, первый 35, второй 36 и третий 37 элементы ИЛИ, входы 38-42 блока. Формат микрокоманды содержит слёдую1 1ие Пол : поле 43 операционной части, поле 44 управлени  с инверсными выходами, поле управлени  45 с пр мыми выходами. Формат информации на выходе блока управл ю«чей пам ти содержит .следующие пол : пол  46 и 47 кодов модификации полей 43 микрокоманды, папе 48 кода адреса дл  блока формировани  адреса микрокоманд. 91 Предлагаемое устройство работает следующим образом. Адрес микрокоманды, сформированный в блоке 10 формировани  адреса 1«икрокоманд во врем  С1 (фиг. 3), поступает на вход блока 17 пам ти микрокоманд, считьшаетс  из него во врем  С2 и заноситс  на регистр 19 №1крокоманд во врем  СЗ. Каждое поле текущей микрокоманды осуществл ет управление соответствуклцим уз лом ЭВМ в двух режимах - с модифика цией пол  микрокоманды содержимым исполнительного регистра и без моди фикации, в соответствии с содержимы пол  регистра микрокоманд. Режим работы, т.е. направление, с которого на дешифраторы 6 и 14 заноситс  код микрооперации, определ етс  самими пол ми микрокоманды при помощи блоков 23 и 24, мультиплексорами разр дов микрокоманд. При заполнении полей 43 и 44 микрокоманды кодом специальной микрооперации модификащ1и , выделенной во множестве кодов данного пол , элементы И 23 и 24 через мультиплексоры 21 и 22 разр дов микрокоманд подключают к входам дешифраторов 6 и 14 выходы соответствующего исполнительного регистра 25, 26. При заполнении полей 43 микрокоманды кодом любой другой микрооперации элементы 23 и 24 подключают через мультиплексоры 21 и 22 разр дов микрокоманд к входам дешифраторов 6 и 14 содержимое полей 43 регистра 19 микрокоманд . Единичные значени  выходов по лей 45 разрешают работу дешифраторо 6 и 14. При данной технической реализации код модификации 11... 11 предпочтителен. В свою очередь, код модификации, хран щийс  нд. «сполнительных регистрах 25 и 26, может формироватьс  из содержимого соответствующего пол  управл кщей пам ти 7 или из соответствующего пол  регистра 19 микрокоманд. Управление занесением на исполнительные регист ры 25 и 26 осуществл етс  элементам  2И-ШШ: единичные значени  сигнала на выходе cxeiMbi ИЛИ 5 или инверсного сигнала с выходов.полей 44 разрешают прохождение.фазы С1 на управл н ций вход исполнительных ре гистров 25 и 26. Первый режим реализуетс  следую щей последовательностью действий. 5 Управл ющий разр д модифицируемого пол  текущей микрокоманды должен быть равен единице. В поле 43 гдакрокоманды вьщелены две микрооперации, определ ющие обращение к управл ющей пам ти 7 и работу мультиплексора 3 команды. Управление мультиплексором 3 команд и обращением к управл ющей пам ти 7 осуществл етс  первыми двум  выходами дешифратора 6 и происходит во врем  С 3. При единичном значении на первом выходе дершфратора 6 к входу управл ющей пам ти 7 подключаетс  информаци , поступающа  на вход мультиплексора 3 команд из регистра 1 команд. При единичном значении на втором выходе дешифратора 6 к входу управл кидей пам ти 7 подключаетс  информаци , поступающа  на второй вход мультиплексора 3 с входа 4. Стробирование обращени  к управл ющей пам ти 7 осуществл етс  единичным сигналом с выхода схемы ИЛИ 5, объедин ющей сигналы управлени  мультиплексором команд 3 по ИЛИ. Единичное значение сигнала на выходе схемы ИЛИ 5 разрешает прохождение фазы С1 через элементы 8 и 9 на входы синхронизации исполни- . тельных регистров 25 w 26 и тем самым занесение поступившей на регистры 25 и 26 информации. Дальнейшее функционирование устройства происходит описанным способом. Второй режим формирует код модификаьщи из содержимого пол  той микрокоманды , в которой это поле дл  управлени  узлами ЭВМ в данной микро команде не используетс . В этом случае в микрокоманде код пол  44 состоит из единиц. Это разрешает подключение через мультиплексоры 11 и 12 полей микрокоманд к входам исполнительных регистров 25 и 26 данных из соответствующих полей 43 регистра микрокоманд 19. Данные, поступившие на входы мультиплексоров 11 и 12 полей микрокоманд из регистра 19 микрокоманд, согласно сигналу на управл ющем входе подключаютс  к входу исполнительных регистров 25 и 26. Единичное значение полей 44 разрешает прохождение фазы С1 с элементов 8 и 9 на управл ющие входы исполнительных регистров 25 и 26 и тем самым занесение данных из полей 43 регистра микрокоманд в испол-.

11 11

нительные регистры 25 и 26. Дальнейшее функционирование устройства просходит описанным выше способом.

Формирование адреса микрокоманд осуществл етс  следуи цим образом.

Блок 10 формировани  адреса микрокоманд в соответствии с сигналами на его первых п ти управл кхцих вхоах , поступивших с дешифратора 14 во врем  СЗ, формирует адрес микрокоманды согласно одному из следующих способов: РА + 1, РА + KB + 1, (РА V lijy) + 1, ШУ + 1, (РА V КБ) + + ШУ 1у где РА.- содержимое регист ра адреса 30, KB -. код условий ветвлений на входе 13, IJY - код с выода блока управл китдей пам ти 7, который используетс  дл  формировани  начального адреса микропрограммы отработки команд. При блокированном дешифраторе, т.е. отсутствии управл юЕ1Их сигналов, на регистре адреса 30 формируетс  адрес микрокоманды , равньй 1i Выход, подключенный к первому управл ющему входу 31 мультиплексора 27, разрешает подклюение через него к первому входу сумматора 29 даннык с регистра адреса 30. Выход, подключенный к втоому управл ющему входу 32 мультилексора 27, разрешает подключение через него к первому входу сумматора 29 данных с первого входа блока to форютровани  адреса микрокоманд, т.е. данных с выхода блока управл ющей пам ти 7 о Выход, подключенный к первому управл кх ему входу 33 муль типлексора 28, разрешает подключение через него к второму входу сумма тори 29 данных с регистра адреса .

30. Выход, подключенный к второму управл ющему входу 34 мультиплексора 29 разрешает подключение через него к второму, входу сумматора 29 данных с второго входа блока 10 формировани  адреса микрокоманды, т.е. кода условий ветвлений на входе 13 устройства.

При по влении сигнала на выходе Дешифратора Н, подключенного к управл нлдему входу блока 10 формировани  адреса микрокоманды и к входу 38 блока 10, вщ)абатьтаетс  сигнал на выходе элемента ИЛИ 35.Он поступает

3512

на первый управл ющий вход мультиплексора 27 и разрешает подключение к первому входу сумматора 29 данных, поступивших на первый вход мультиплексора 27 с выхода регистра адреса 30. На выходах 32-34 в это врем  сигналы отсутствуют, что и вызывает реализацию функции РА+ 1 на выходе сумматора 29 При по влении

сигнала на выходе дешифратора 14, подключенного к входу 39 блока 10, вырабатываютс  сигналы на выходах элементов i-LTIH 35 и 37, что вызывает реализацию функции РА + КБ + 1 на

выходе сумматора 29. При по вленю сигнала на выходе дешифратора 14, подключенного к входу 40 блока 10, вырабатьтаютс  сигналы на выходах элементов ИЛИ 35 и 36, что вызывает

реализацию функции (РА V ШУ) + 1 на выходе сумматора 29. При по влении сигнала на выходе дешифратора 14, подключенного к входу 41 блока 10, вырабатываетс  сигнал на выходе

элемента ИЛИ 36, что вызывает реализацию функции 1У + 1 на выходе сумматора 29. При по влении сигнала на выходе дешифратора 14, подключенного к входу 42 блока 10, вырабатываетс  сигнал на выходах элементов . 36 и 37, а также на управл кщем входе 40 мультиплексора 28, что и вызывает реализацию функции (РА V КВ)+. + ШУ + 1 на выходе сумматора 29.

Данные С вьгхода сумматора 29 поступают на вход регистра адреса 30 под управлением синхросигнала С 1.

Таким образом, если в известнс «1 устройстве дл  перехода в режим занесени  в дешифратор информации из исполнительного регистра, и дл  перехода в режим занесени  в деш1фратор микрокоманды из регистра микрокоманд необходима дополнительна  команда изменени  состо ни  логиче.ской  чейки , то в предлагаемом устройстве переключение режима занесени  управл ющих кодов в дешифратор осущест- вл етс  специальным кодом модификации необходимого пол  в текущей микрокоманде , что увеличивает быстродействие предложенного устройства по сравнению с устройством-прототипом.

U8.2

Claims (1)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее регистр команд, мультиплексор команд, блок управляющей памяти, два исполнительных регистра, блок памяти микрокоманд, регистр микрокоманд, два мультиплексора разрядов микрокоманд, два дешифратора полей микрокоманд, блок синхронизации и блок формирования адреса микрокоманд, содержащий два мультиплексора, сумматор, регистр адреса и три элемента ИЛИ, причем информационный вход регистра команд является первым входом кода команды устройства, выход регистра команд соединен с первым информационным входом мультиплексора команд, второй информационный вход которого является вторым входом кода команды устройства, первый и второй управ- .ляющие входы мультиплексора команд подключены соответственно к первому и второму входам первого дешифратора полей микрокоманд, выход мульти плексора команд соединен с адресным входом блока управляющей памяти, первый выход которого соединен с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с первым информационным входом второго мультиплексора, с адресным входом блока памяти микрокоманд и с выходом регистра адреса, информационный вход которого соединен с выходом суммато ра, первый и второй информационные входы которого соединены соответственно с выходами первого и второго .мультиплексоров, второй информационный вход последнего является входом кода логических условий устройства, первый и второй управляющие входы первого мультиплексора соединены соответственно с выходами первого и второго элементов ИЛИ блока формирования адреса микрокоманд, первый и второй управляющие входы второго мультиплексора соединены соответственно с выходом третьего элемента ИЛИ блока формирования адреса микрокоманд и с первыми входами второго оо л и третьего элементов ИЛИ блока формирования адреса микрокоманд и второго дешифратора полей микрокоманд, второй выход которого соединен с первым входом первого элемента ИЛИ блока формирования адреса микрокоманд, второй вход которого соединен с вторым входом третьего элемента ИЛИ блока формирования адреса микро команд и с третьим выходом второго дешифратора полей микрокоманд, четвертый выход которого соединен с вторым входом второго элемента ИЛИ блока формирования адреса микрокоманд, третий вход которого соединен с третьим входом первого элемента ИЛИ блока формирования адреса микрокоманд и с пятым выходом второго дешифратора полей микрокоманд, остальные выходы которого являются управляющими выходами первой группы устройства, вход синхронизации регистра адреса соединен с первым выходом блока синхронизации, второй и третий выходы которого соединены соответственно с входами синхронизации блока памяти микрокоманд и регистра микрокоманд, группа информационных входов которого соединена с группой выходов блока памяти микрокоманд, первый и второй выходы поля микроопераций регистра микрокоманд соединены соответственно с первыми информационными входами первого и второго мультиплексоров разрядов микрокоманд, вторые информационные входа которых соединены соответственно с выходами первого и второго исполнительных регистров, выходы первого и второго мультиплексоров разрядов микрокоманд соединены соответственно с входами первого и второго дешифраторов полей микрокоманд, группа выходов первого дешифратора полей микрокоманд является второй группой управ-’ ляющих выходов устройств, отличающееся тем, что, с целью повышения быстродействия, оно дополнительно содержит элемент ИЛИ, два элемента 2И-ИЛИ, два мультиплексора полей микрокоманд й два элемента И, прйчем первый и второй входы элемента ИЛИ соединены соответственно с первым и вторым выходами первого дешифратора попей микрокоманд, выход элемента ИЛИ соединен с входом синхронизации блока управляющей памяти и с первыми входами первого и второго элементов 2И-ИЛИ, вторые входы которых соединены с первым выходом блока синхронизации, третий вход первого элемента 2И-ИЛИ соединение управляющим входом первого мультиплексора полей микрокоманд и с первым выходом поля управления регистра микрокоманд, второй выход поля управления которого соединен с третьим входом второго элемента 2И-ИЛИ и с· управляющим входом второго мультиплексора полей микрокоманд, первые информационные входы первого и второго мультиплексоров полей микрокоманд соединены с вторым выходом блока управляющей памяти, второй информационный вход первого мультиплексора полей микрокоманд соединен с входом первого элемента И и с первым выходом поля микроопераций регистра микрокоманд, второй информационный вход второго мультиплексора полей микрокоманд соединен с входом второго элемента И и с вторым выходом поля микроопераций регистра микрокоманд, выходы первого и второго мультиплексоров полей микрокоманд соединены соответственно с информационными входами первого и второго исполнительных регистров, входы записи которых соединены соответственно с информационными входами первого и второго исполнительных регистров, входы записи которых соединены соответственно с выходами первого и второго элементов 2И-ИЛИ, выходы первого и второго элементов И соединены с управляющими входами соответственно первого и второго мультиплексоров разрядов микрокоманд, стробирующие входы первого и второго дешифраторов полей микрокоманд соединены соответственно с третьим и четвертым выходами поля управления регистра микрокоманд.