эо Изобретение относитс к вычислительной технике и может быть использовано при построении специализированных микроэвм малого объема и высокой надежности. Цель .изобретени - увеличение быстродействи . На фиг, 1 приведена структурна схема процессора; на фиг, 2 - функциональна схема блока управлени режимами; на фиг, 3 - алгоритм контрол процессора, на фиг, 4 - функциональна схема блока проверки результата} на фиг, 5 - схема формировател адреса и признака переноса; на фиг, 6 - схема одной секции операционного блока} на фиг, 7 - схема блока маскировани кода операции; на фиг, 8 - таблица истинности шифрато ра. Процессор содержит блок 1 пам ти микрокоманд, формирователь 2 адреса и признака переноса, регистр .3 микрокоманд , операционный блок 4, блок 5маскировани кода операции, блок 6управлени режимами, выход 7 блока В проверки результата, вход 9 данных, вход 10 задани режима конт рол , вход 11 задани режима сервис ной обработки. Блок 9 управлени режимами состо ит из коммутатора 12, группы 13 эле ментов И, первого элемента И 14,три , гера 15 контрол , триггера 16 управ лени , второго элемента И 17 и де .шифратора 18 кода функции перехода. Блок 8 проверки результата образуют дешифратор 19 кода, шифратор 20 и группа 21 элементов. И, Формирователь2 адреса и признак переноса выполнен в виде одной БИС (например, 589ИК01) и содержит коммутатор 22 адреса микрокоманд, регистр 23 команд, комму.татор 24 состо ний , регистр 25 адреса микрокоманд , первый 26 и второй 27 формирователи адреса микрокоманд, вход 28 задани функции перехода к следующему адресу, вход 29 задани .адреса начала микропрограммы, вход 30 признака пр мой адресации, вход 31 установки признака услйвнбго перехо да, вход 32 признака условного пере хода, выход 33 признака переноса и адресный выход 34, Операционный блок 4 состоит из секций, например 589ИК02, кажда из которых содержит выходной регистр 35, накапливающий регистр 36, сумматор 37, первый 38 и второй 39 входные мультиплексоры, регистровую сверхаперативную пам ть 40, дешифратор 41 микроопераций, вход 42 кода операции операционного блока, вход 43 кода маски операционного блока, вход 44 переноса, информационный вход 45, выход 46 переноса и информационный выход 47, Блок 5 маскировани кода опера- ции содержит дешифратор 48, элементы И 49, информационный вход 50, вход 51 управлени маскированием и выход 52, Процессор работает следующим образом , При выполнении управл ющей программы первый и второй заправл ющие входы наход тс в нулевом состо НИИ , нулевое состо ние на выходе элемента И Г4 разрешает работу коммутатора 12 по вторым его входам. Нулевое состо ние на выходе элемента И 17 устанавливает выходы дешифратора 18 в единичное состо ние, разреша передачу через группы 13 элементов И и коммутатор 12 информации с выхода блока 1 пам ти микрокоманд , Микрокоманды, управл ющие работой процессора на каждом такте,хран тс в блоке I пам ти микрокоманд и считьюаютс на регистр 3 микрокоманд. Адресна часть микрокоманды, участчВующа в формировании адреса следующей микрокоманды, поступает кроме регистра 3 через открытую группу 13 элементов И и коммутатор 12 по входу 28 блока 2 на вход коммутатора 22 адреса микропрограмм. Формирование адреса следующей микрокоманды производитс коммутатором 22 КЗ семиразр дного входного кода УО-У6, адреса текущей микрокоманды МО-М8, поступающей с выхода регистра 25 и кода состо ний триггеров коммутатора 24 (ft,C,Z) Регистр 3 микрокоманд имеет несколько полей, коды которых задают режим работы блоков процессора. Дл управлени блоком 4 используютс коды первого (операционное поле регистра микрокоманд) и второго (кода маски операционного пол )выходов регистPia 3 микрокоманд, которые поступают соответственно на вход дешифратора 41 микроопераций и мультиплексора 39, Код с третьего выхода (признак условного перехода) регистра 3 микрокоманд управл ет процессом обм на информацией между блоком 2 микро программного управлени и операцион ным блоком 4 (запись через вход переноса блока 2 в коммутатор 24 состо ний сигналов переноса из блока 4 и выдача сигнала с выхода коммутатора 24 состо ний на вход 44 блока 4), -Блок 4 получает информацию с входа 9 процессора через мультиплек сор 38 и производит ее обработку в сумматоре 37, Результаты с выхода регистра 35 поступают на выход 47 данных блока 4 и чергз блок 8 выдаютс на блок управлени режима (пер вые входы коммутатора 12) и на вы- ход данных блока 4. В процессоре ис пользуетс метод конвейерной обработки информации, поэтому цикл выполнени текущей микрокоманды в бл ке 4 совмещаетс с формированием ад реса следующей микрокоманды в блоке 2 и ее выборкой из блока 1 пам ти микропрограмм. Дл обращени к началу микропрограммы операции используетс код операции КО-К7, поступающи из внешней пам ти команд на вход 9 и далее через блок 5 маскировани ко да операции в блок 2 (вход 29). При наличии в микрокоманде признака пр мой операции, поступающего с четвертого выхода регистра 3 микрокоманд через вход 30 блока 2 на вход коммутатора 22, формирование адреса следующей микрокоманды производитс только по коду операции. При этом количество разр дов, -участвуюш.их в формировании адреса, зависит- от кода управлени , поступающего с п того выхода (код маски пол операции) регистра 3 микрокоманд на вход 51 дешифратора 48 блока маскировани кода операции. Так при наличии сигнала на первом выходе дешифратора 48 на вход коммутатора 22 блока 2 с элементов И 49 поступают только шесть младших разр дов кода операции, а на двух старших устанавливаютс принудительно нули. При наличии сигнала на втором выходе дешифратора 48, наоборот , нули устанавливаютс в шести младщих разр дах кода операци и. Таким образом, по вл етс возможность разветвлени управл ющей микроцрограммы . ; При необходимости работы с сервисными программами на вход 11 подаетс уровень 1, поступающий на вход элемента 17 И, В последней мик78 рокоманде командь управл гацей программы записан признак перехода на сервисную подпрограмму (например, считывание внутренних регистров операционного блока), который по соответствующему входу блока 6 управлени режимами записьгваетс в триггер 16 и через элемент 17 И поступает на стробирующий вход де11гифрато ра 18. На информационные входы депгифратора 18 поступает информаци с шестого выхода (поле маски функции перехода ) регистра 3 микрокоманд, указывающа маску управлени коммутацией, т.е. с выхода дешифратора 18 маскируютс на элементе И 13 некоторые разр ды адреса след-ующей микрооперации , т.е. формируетс переход на сервисную программу. Алгоритм контрол процессора приведен на фиг. 3. При выполнении управл ющей программы происходит анализ услови l. В зависимости от при.нака услови процесс вычислени осуществл етс за врем ., или Ьу . При условии 7 л нрем () можно использовать дл программы контрол работы процессора. Контроль осуществл етс следующим образом. В конце программы 2 вычислени результат вычислени записываетс в ОЗУ управл юш .ей микроэвм (не показано). После этого устанавливаетс в единичное состо ние признак контрол результата вычислени (вход 10 процессора ). Начинаетс выполнение программы проверки процессора на уровне микропрограмм (в системе команд управл ющей микроЭВМ может быть специальна команда Контроль процессора ). Микропрограмма осуществл ет над этой информацией разные операции (запись во внутренние регис.тры, сложение, сдвиги, вычитани , выдача содержимого регистров на выход операционного блока и др.). В зависимости от состо ни выхода операционного блока, скорректированна информаци на блоке 8 режима проверки результата служит дл управлени коммутацией (УАО-УАб) блока микропрограммного управлени . Информаци с выхода 47 поступает на вход блока анализа прохождени рабочей программы (не приведен), в некотором данные на выходе 47 сравниваютс по сигналу с блока 1 пам ти микропрограмм (.поле пользовател не. показано) с эталонным значением. Так как врем выполнени управл ющей программы ограничено временем (t -Ih) контроль работы процессора должен вьтолн тьс по част м. При этом таблица истинности шифратора 20 может иметь вид, приведенный на фиг. где в зависимости от диапазона поступившей информации на выходе формируетс одно из значений Ър, которое вместе с информацией на выходе дешифратора 19 формирует на группе элементов И 21 адрес следующей микрокоманды. Разбитие на группы обу словлено тем, что в зависимости от значени на входе шифратора 20 можно создать оптимальную программу кон трол процессора в диапазоне чисел, вычисленных в рабочей программе. - Шифратор 20 преобразует п разр дов шины данных (выход 47 операционного блока 4) в семь разр дов УАО- УА6 (вход 28 блока 2). В режиме контрол на управл ющий вход 10 поступает уровень 1. На шифраторе кода 20 происходит преобразование выхода информации, вход ко торой, вместе с дешифрированными разтр дами (на дешифраторе 19) с седьмых выходов ПОЛЯ кода функции перехода дл режима контрол регистра 3 микро команд служат дл формировани -адреса следуюп1ей микропрограммы (на груп пе элементов И 21). В этом режиме в последней микрокоманде команды управл ющей программы записан признак контрол операционного блока, который записываетс в триггер 15 и через элемент И 14 по ступает на управл ющий вход коммутатора 12, открыва его по первым входам , вследствие чего на вход управлени коммутацией блока 2 поступает адрес следующей микрокоманды, сформи рованный в блоке 8 режима проверки результата. Сигналы на входах 10 и 11 задаютс из блока анализа прохождени управл ющей программы (не показан). Такой принцип построени позвол ет . обрабатьшать быстрые з частки программ без сервисной .и лсонтрольной проверки, а на медленных участках, позвол ющих выполн ть команды за бол шее врем , к основным микрокомандам команды добавл ютс микрокоманды сер висной обработки или контрол . Формула изобретени Процессор, содержащий блок пам ти микрокоманд, регистр микрокоманд. перационный блок, формирователь адеса и признака переноса, блок маскировани кода операции, причем вход анных процессора соединен с информационным входом операционного блока и информационным входом блока маскировани кода операций, выход которого соединен с входом задани адреса начала микропрограммы формировател адреса и признака переноса, адресный выход которого соединен с адресньм входом блока пам ти микрокоманд , выход признака переноса формировател адреса и признака переноса соединен с входом переноса опе-т рационного блока, выход операционного пол регистра микрокоманд соединен с входом кода операции операционного блока, выход кода маски операционного пол регистра микрокоманд соединен с входом кода маски операционного блока, вьпсод признака пр мой адресации регистра микрокоманд соединен с входом признака пр мой адресации формировател адреса и признака переноса, выход признака условного перехода регистра микрокоманд соединен с входом установки, признака условного перехода формировател адресаи признака переноса, выход кода маски пол операции регистра микрокоманд соединен с входом управлени маскированиг м блока маскировани кода операции, вьпсод признака переноса операционного блока соединен с входом признака условного перехода формировател адресаи признака переноса выход блока пам ти микрокоманд соединен с информадионным входом регистра микрокоманд, отличающийс тем, что,, с целью увеличени быстродействи , он дополнительно содержит блок управлени режимами, блок проверки результата, причем блок управлени режимами содержит коммутатор, группу Н элементов И (где N - разр дность пол функции перехода в микрокоманде ) триггер контрол , первый элемент И, триггер управлени , второй эле мент И, дертифратор кода функции перехода , а блок проверки результата содержит дешифратор кода, шифратор. группу N элементов И, выход призна р, контрол блока пам ти микрокоманд соединен с входом триггера контрол , выход которого соединен с первым входом первого элемента И, выход которого соединен с управл юим входом коммутатора, выход которого соединен с входом задани функции перехода к следующему адресу форировател адреса и признака переноса , выход признака режима сервисной обработки блока пам ти микрокоманд соединен с входом триггера управлени , выход которого соединен с первым входом второго элемента И, выход которого соединен со стробирующим входом дешифратора кода функции перехода, информационный вход которого соединен с .выходом пол кода функции перехода дл режима сервисной обработки блокапам ти микрокоманд , выход 1-го разр да (,К) поли маски функции перехода регистра микрокоманд соединен с первьм входом i-ro элемента И группы блока управлени режимами, второй вход которого соединеи с выходом 1-го разр да; дешифратора кода функции перехода , вход задани режима контрол процессора соединен с вторым входом первого элемента И, вход задани режима сервисной обработки процессора
соединен с вторым входом второго элемента И, вьгход пол функции перехода дл режима контрол регистра микрокоманд соединен с входом дешифратора кода, i-ый выход которого соединен с первым входом i-ro элемента И группы блока проверки результата, второй вход которого соединен с i-ым выходом шифратора, вход которого соединен с информационные, выходом
операционного блока, перва группа информационных входов коммутатора соединена с выходами элементов И группы блока управлени режимами, втора группа информационных входов
коммутатора соединена с выходами элементов И группы блока проверки результата.
Язиг.1
и
12
7J
IL
3/«
Фиг. 2
вычислением г
Контроль МП f-Pj
duft/c4fHHe 1
фибЛ
(pui.S
(риг. 6
Bxot7
О-Ok
Cf/7f f - CffT
фиг. 7
fftrfXff
f
г
e
ffs
Фие.в