SU1405061A2 - Устройство дл формировани сигналов прерывани при отладке программ - Google Patents
Устройство дл формировани сигналов прерывани при отладке программ Download PDFInfo
- Publication number
- SU1405061A2 SU1405061A2 SU864162765A SU4162765A SU1405061A2 SU 1405061 A2 SU1405061 A2 SU 1405061A2 SU 864162765 A SU864162765 A SU 864162765A SU 4162765 A SU4162765 A SU 4162765A SU 1405061 A2 SU1405061 A2 SU 1405061A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- address
- input
- registers
- inputs
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Изобретение относитс к цифровой вычислительной технике и предназначено дл использовани -при отладке программ специализированных вычислительных систем реального времени. Цель изобретени - повышение достоверности работы устройства. Цель достигаетс тем, что в устройство, содержащее первый 1, второй 4, третий 6 регистры, первую 2, вторую 3 и третью 9 схемы сравнени , первый 5, второй И и третий 12 элементы И, счетчик 8, мультиплексор адреса 7, введены четвертьй 18 и п тый 21 регистры , четверта 19 и п та 20 схемы сравнени , четвертый 22 и п тый 23 элементы И, За счет введени новых элементов и их св зей обеспечиваетс получение более достоверной информации о переходах -на выбранном участке отлаживаемой программы, 1 ил, ss
Description
(Л
а
4ih О 01
1Ч
Изобретение относитс к вычислительной технике, может быть использовано при отладке программ специализированных цифровых вычислительных систем (ЦВС) реального времени и вл етс усовершенствованием устройства по авт.св. № 1185343.
Целью изобретени вл етс повышение достоверности работы устрой- ства за счет запрета формировани сигнала прерывани при возврате в от,лаживаемый участок программы через его нижнюю границу.
На чертеже представлена структур- на схема устройства
Устройство содержит первый регистр , первую 2 и вторую 3 схемы сравнени | второй регистр 4, первый элемент И 5, третий регистр 6, мультиплексор .7 адреса, счетчик 8, третью схему 9 сравнени , мультиплексор 10 сигнала записи, второй 11 и третий 12 элементы И, первый в ыход 13 прерывани устройства , адресные входы 14 устройст-i ва, вход 15 строба адреса, вход 16 начальной установки устройства, вход
17установки режима, четвертый регистр 18, четвертую 19 и п тую 20 схемы сравнени , п тый регистр 21, четвертый 22 и п уый 23 элементы И, второй выход 24 прерьгоани устройст- ва
Рассмотрим работу устройства совместно с отлаживаемой СЦВС, построен ной на базе ЭВМ типа Электроника-бО
Адресные входь 14 устройства подключены к магистрали микро-ЭВМ, к которой подключены также посто нное запоминающее устройство (ПЗУ) дл хранени команд и оперативное запоминающее устройство, (ОЗУ) дл хранени операндов программ (не показаны), ОЗУ и ПЗУ имеют различные адреса в едином адресном пространстве магист- рали микро-ЭВМ,
Работа устройства начинаетс с установки на регистрах 1 и 4 верхней и нижней границ области пам ти, отведенной дл хранени команд, на регистре 6 - начального адреса отла- живаемой программы, а на регистрах
18и 21 верхней и нижней границ области пам ти, отведенной дл хране ни команд отлаживаемого участка про граммы, В простейшем случае регистры
I, 4 и б выполн ютс в виде тумблерных наборников на лицевой панели устрОЙСТВНа
с входа 17 устройства на управл ющие входы мультиплексоров 7 и 10 поступает управл ющий потенциал, соответствующий вводу начального адреса с регистра 6 через мультиплексор 7 в счетчик 8 под управлением сигнала, поступающего с входа 16 устройства через мультиплексор 10 на установоч- ньй вход счетчика 8,
Управл ющие сигналы на входы 16 и 17 подаютс с лицевой панели устройсва ,
После занесени начального адреса программы в счетчик 8 изменением управл ющего потенциала на входе 17 устройства информационные входы счетчика 8 через мультиплексор 7 подключаютс к адресным входам 14 устройства , а установочный вход - через мультиплексор 10 к выходу второго элемента ИИ,
После Запуска программы при по влении на входах 14 устройства кода адреса в сопровождении строба адреса на входе 15 производитс его анализ на принадлежность полю адресов ПЗУ, . определ етс , считываетс ли в данный момент команда или операнд.
Текущий адрес с входов .14 устройства поступает на первые входы схем 2 и 3 сравнени . Па выходе схемы 2 сравнени присутствует положительный потенциал, если текущий адрес меньше адреса верхней границы,установленного на регистре 1, а на выходе схемы J сравнени - если больше адреса нижней границы, зафиксированного в реги . стре 4, На выходе элемента 5 И будет положительный потенциал, если текущий адрес находитс в зоне адресов, ограниченной регистрами 1 и 4, что соответствует считыванию команды.
Одновременно с этим текущий адрес сравниваетс с содержимым счетчика 8 В случае равенства этих значений с выхода схемы 9 сравнени на третий вход элемента И 1 поступает запрещаюпщй потенциал, блокирующий по вление сигнала на его выходе. При этом по заднему фронту строба адреса с входа 15 устройства через элемент И 12 сигнал поступает на счетный вход счетчика 8 и увеличивает ег содержимое на +2 (дл ЭВМ Электрони- ка-60)з
В случае несовпадени текущего адреса на первьк входах схемы 9 сравнени с текущим содержимым счетчика 8
схема 9 сравнени вырабатывает разре- шаю1ций потенциал. Таким образом, на всех входах элемента И 11 будут разрешающие сигналы, и на выходе элемен- та И 11 по витс сигнал, которьй через мультиплексор 10 поступает на установочный вход счетчика 8, по которому в счетчик 8 заноситс новое значение , соответствующее значению теку- щего адреса, которое по заднему фронту строба адреса увеличиваетс на +2, После этого значение счетчика будет соответствовать адресу следующей команды . Сигнал с выхода элемента И 11 поступает также на первый выход 13 устройства, которьй может быть подключен к системе прерьгоани ЭВМ, если при отладке необходимо формировать сигнал в соответствии с алгоритмом, реализованным в известном устройстве, В противном случае используют сигнал с второго выхода 24 устройства, который формируетс при наличии сигнала на выходе элемента И 11, поступающе- го на второй вход элемента И 23, и . разрешающего сигнала на первом входе элемента И 23,
Сигнал на первом входе элемента И 23 вырабатьшаетс по результатам анализа текущего адреса на принадлежность его полю адресов, отведенных дл хранени команд отлаживаемого участка программы. При этом группа элементов, состо ща из регистра 21, схем 19- и 20 сравнени , а также эле- мент И 22 работают аналогично группе элементов, состо щей из регистров -1 и 4, схем 2 и 3 сравнени ,,, а также элемента И 5, В результате на выхо
де элемента И 22 будет положительньш потенциал, если текущий адрес находитс в зоне адресов, ограниченной регистрами 18 и 21, что соответству5
Q 0 5
0
5
0
ет командам отлаживаемого участка программы,
В случае считывани операнда на выходе элемента И 5 будет запрещающий потенциал, блокирующий элементы И 11 и 12, Текущее значение счетчика 8 не изменитс , и сигнал прерывани на выходе 24 устройства не вырабатываетс , независимо от сигналов на выходе схемы 9 сравнени , и первом входе элемента И 23,
Дл работы устройства необходимо, чтобы адрес вектора пр ерьшани и технологическа программа обслуживани прерьшани находились вне зоны адресов ПЗУ, определ емых регистрами 18 и 21,
Claims (1)
- Формула изобретениУстройство дл формировани сигналов прерывани при отладке программ по авт,св, № 1185343, о т л и ч а ю - щ е е с тем, что, с целью повышени достоверности работы, в устройство введены четверта и п та схемы - сравнени , четвертый и п тый регистры , четвертый и п тый элементы И, причем адресный вход устройства соединен с первыми входами четвертой и п той схем сравнени J выходы которых соединены соответственно с первым и вторым входами четвертого элемента И, информационные выходы четвертого и п того регистров соединены с вторыми входами соответственно четвертой и п той схем сравнени , выход четвертого элемента И соединен с первым входом п того элемента И, выход второго элемента И соединен с вторым входом п того элемента И, выход которого вл етс вторым выходом прерывани устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864162765A SU1405061A2 (ru) | 1986-12-15 | 1986-12-15 | Устройство дл формировани сигналов прерывани при отладке программ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864162765A SU1405061A2 (ru) | 1986-12-15 | 1986-12-15 | Устройство дл формировани сигналов прерывани при отладке программ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1185343 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1405061A2 true SU1405061A2 (ru) | 1988-06-23 |
Family
ID=21273409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864162765A SU1405061A2 (ru) | 1986-12-15 | 1986-12-15 | Устройство дл формировани сигналов прерывани при отладке программ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1405061A2 (ru) |
-
1986
- 1986-12-15 SU SU864162765A patent/SU1405061A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР №1185343, кл, G 06 F 11/28, 1985, * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1493448A (en) | Memory access control in data processing systems | |
KR840005575A (ko) | 비동기 버스 멀티프로세서(multiprocessor:다중처리장치) 시스템 | |
US4047245A (en) | Indirect memory addressing | |
SU1405061A2 (ru) | Устройство дл формировани сигналов прерывани при отладке программ | |
JPS5939775B2 (ja) | メモリのアドレス指定方式 | |
SU1185343A1 (ru) | Устройство дл формировани сигналов прерывани при отладке программ | |
US4992937A (en) | Microcomputer having a program mode setting circuit | |
SU1411755A2 (ru) | Устройство дл формировани сигналов прерывани при отладке программ | |
SU1312582A2 (ru) | Устройство дл формировани сигналов прерывани при отладке программ | |
SU802963A1 (ru) | Микропрограммное устройство управле-Ни | |
SU1451726A1 (ru) | Универсальный ассоциативный модуль | |
SU1636847A2 (ru) | Устройство обмена данными | |
SU1552189A1 (ru) | Устройство дл контрол программ | |
SU1674137A1 (ru) | Устройство дл управлени пам тью программ и данных | |
SU1352486A1 (ru) | Микропрограммное устройство управлени | |
SU1061144A1 (ru) | Устройство дл управлени прерыванием программ | |
JP2940000B2 (ja) | シングルチップマイクロコンピュータ | |
JPS55124806A (en) | Sequencing circuit of microcomputer | |
SU1324070A2 (ru) | Ассоциативное запоминающее устройство | |
SU1280381A1 (ru) | Лингвистический процессор | |
SU666984A1 (ru) | Микропрограммное устройство управлени | |
SU1280378A1 (ru) | Процессор | |
SU437072A1 (ru) | Микропрограммное устройство управлени | |
SU1660013A1 (ru) | Устройство для объединения множеств | |
SU1267415A1 (ru) | Микропрограммное устройство управлени |