SU437072A1 - Микропрограммное устройство управлени - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и, в частности, к устройствам микропрограммного управлени  цифровых вычислительных машин.

Известно микропрограммное устройство управлени , содержащее два запоминающих блока, соединенных с регистрами адреса, два блока проверки условий, две схемы И, выход каждой схемы И соединен со входом соотвегствующего запоминающего блока, первый выход которого соединен с первым входом соответствующего блока проверки условий, один вход каждой схемы И соединен с соответствующим входом устройства, управл ющие входы которой соединены со вторыми входами блоков проверки условий, первый выход одного блока проверки условий соединен со входом другого регистра адреса, вторые выходы каждого запоминающего блока соединены с соответствующими выходами устройства .

Однако необходимость введени  двух «пустых микрокоманд при реализации режима ожидани  приводит к увеличению объема запоминающих блоков, а наличие двух отдельных групп разр дов в микрокоманде: дл  проверки условий выхода из режима ожидани  и дл  проверки условий ветвлени  - увеличивает разр дность микрокоманд.

Цель изобретени  - сократить объем оборудовани  устройства.

Это достигаетс  тем. что устройство содержит два триггера блокировки, нулевой вход

каждого триггера блокировки соединен с третьим выходом соответствующего запоминающего блока, единичный выход соединен с другим входом соответствующей схемы И, второй выход одного блока проверки условий

соединен с единичным входом другого триггера блокировки, а единичные выходы триггеров блокировки соединены с третьими входами других блоков проверки условий.

Блок-схема предлагаемого устройства приведена на чертеже.

Микропрограммное устройство управлени  содержит запоминающие блоки 1 и 2, блоки проверки условий 3 и 4, схемы И 5 и 6, регистры адреса 7 и 8, триггеры блокировки 9 и 10.

Когда отсутствует необходимость реализации условий ожидани , микропрограммное устройство управлени  работает аналогично известному устройству, т. е. производитс  попеременное считывание микроко.манд импульсами двух фаз то с одного, то с другого запоминающего блока. В режиме ожидани  устройство работает

следующим образом.

Пусть на регистре адреса 7 находитс  адрес «а микрокоманды, с выполнени  которой начинаетс  режим ожидани . Сигналы с выхода регистра адреса 7 ноступают на запоминающий блок 1, где выбирают в соответствии с адресом «а микрокоманду, нодлежащую считыванию. Считывание производитс  тактовым сигналом, поступающим с выхода схемы И 5 на запоминающий блок 1. Считанна  по адресу «а микрокоманда реализует управл ющие микрооперации (по выходу 11); устанавливает в регистре адреса 8 адрес «б следующей микрокоманды, считываемой из запоминающего блока 2; сигналом соответствующей микрооперации дополнительного выхода запоминающего блока 1 устанавливает триггер блокировки 9 в нулевое состо ние.

При этом сигнал с выхода триггера блокировки 9 поступает на схему И 5, блокиру  прохождение в дальнейшем тактовых импульсов , поступающих по щине 12.

В следующем такте происходит считывание микрокоманды но адресу «б со второго, незаблокированного запоминающего блока 2. Сигналы выходов регистра адреса 8 поступают на запоминающий блок 2, где выбирают в соответствии с адресом «б микрокоманду, нодлежащую считыванию. Тактовые имнульсы , поступающие на схему П 6, пропускаютс  схемой, так как триггер блокировки 10 находитс  в единичном состо нии. Сигнал считывани  поступает на запоминающий блок 2, производ  считывание выбранной микрокоманды .

Считанна  но адресу «б микрокоманда реализует управл ющие микрооперации (по выходу 13) и устанавливает в регистре адреса 7 адрес микрокоманды, следующей после точки ожидани . Па блок проверки условий 4 по шине 14 поступает сигнал логических условий, определ ющих выход из режима ожидани  или ветвлени  микропрограммы. При ложности логического услови , определ ющего выход из ожидани , сигнал установки триггера блокировки 9 в единицу с выхода блока проверки условий 4 не подаетс . Считывание микрокоманд из запоминающего блока 1 остаетс  заблокированным. Очередной тактовый импульс пропускаетс , и в следующем такте снова считываетс  микрокомапда по адресу «б с незаблокированного запоминающего блока 2.

При истинности провер емого логического услови , определ ющего выход из ожидани , сигнал соответствующей микрооперации проверки проходит с выхода блока проверки условий 4 на триггер блокировки 9 и устанавливает его в единичное состо ние. Происходит разблокировка считывани  запоминающего блока 1. При поступлении на схему П 5 очередного тактового импульса из запоминающего блока 1 считываетс  перва  после точки 5 ожидани  микрокоманда.

Аналогично описанному реализуетс  ожпдание и выход из него нри считывании микрокоманды с адресом «а из запоминающего блока 2. В этом случае блокируетс  триггер 10 блокировки 10 и провер етс  условие выхода из ожидани , поступающее на блок проверки условий 3.

Таким образом, в предлагаемо.м устройстве в режиме ожидани  нериодически считываетс  только одна микрокоманда (а не две, как в известном устройстве), что позвол ет сократить емкость запоминающего блока.

Кроме того, в предлагаемом устройстве нет необходимости нроизводить условную адресацию в режиме ожидани , и этот режим может быть идентифицирован по состо нию триггеров блокировки. Это позвол ет использовать одни и те же разр ды микрокоманды как дл  микроопераций проверки логических 5 условий, определ ющих ветвлени , так и дл  микроопераций, определ ющих выход из ожидани , что снижает разр дность микрокоман

ДЫ.

0Предмет изобретени 

Микропрограммное устройство управлени , содержащее два запоминающих блока, соединенных с соответствующими регистрами адреса , два блока проверки условий, две схемы И,

5 выход каждой схемы И соединен со входом соответствующего запоминающего блока, первый выход которого соединен с первым входом соответствующего блока проверки условий , один вход каждой схемы И соединен с

0 соответствующим входом устройства, упраг.л ющие входы которого соединены со вторыми входами блоков проверки условий, первый выход одного блока проверки условий соединен со входом другого регистра адреса, вторые выходы каждого запоминающего блока соединены с соответствующими выходами устройства, отличающеес  тем, что, с целью сокращени  оборудовани , устройство содержит два триггера блокировки, нулевой

0 вход каждого триггера блокировки соединен с третьим выходом соответствующего запоминающего блока, единичный выход соединен с другим входом соответствующей схемы И, второй выход одного блока проверки условий

соединен с единичным входом другого триггера блокировки, а единичные выходы триггеров блокировки соединены с третьими входами других блоков проверки условий.