SU556500A1 - Ячейка пам ти дл сдвигового регистра - Google Patents
Ячейка пам ти дл сдвигового регистраInfo
- Publication number
- SU556500A1 SU556500A1 SU2131376A SU2131376A SU556500A1 SU 556500 A1 SU556500 A1 SU 556500A1 SU 2131376 A SU2131376 A SU 2131376A SU 2131376 A SU2131376 A SU 2131376A SU 556500 A1 SU556500 A1 SU 556500A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- inputs
- outputs
- trigger
- cell
- Prior art date
Links
Landscapes
- Shift Register Type Memory (AREA)
Description
На чертеже показана функциональна схема предлагаемой чейки.
Ячейка содержит основной триггер 1, вспомогательный триггер 2, элементы И 3-8, элементы ИЛИ 9, 10 и 11 и элементы задержки 12.
Ячейка работает следующим образом.
Значени сигналов на входах чейки пам ти соответствуют сигналам единичного и нулевого выходов основного триггера какой-либо на выбранных предыдущих чеек. Состо ние этого триггера должно быть передано на выходы данной чейки без изменений, если ее вспомогательный триггер находитс в нулевом состо нии, и должно быть прин то основным триггером чейки, если вспомогательный триггер находитс в единичном состо нии , а на выходы чейки в этом случае должно быть передано исходное состо ние ее основного триггера.
В первом случае входные сигналы чейки, поступа на входы первого 3 и второго 4 элементов И, проход т и на их выходы, так как на вторые входы этих элементов подан единичный сигнал с нулевого выхода вспомогательного триггера. Далее сигналы с выходов первого 3 и второго 4 элементов И проход т через второй 10 и третий И элементы ИЛИ на выходы чейки. Прохождение входных сигналов на выходы третьего 5 и четвертого 6 элементов И заблокировано нулевым сигналом, поданным на эти элементы с единичного выхода вспомогательного триггера .
Во втором случае входные сигналы не могут пройти на выход чейки пам ти, так как их прохождение заблокировано нулевым сигналом , поданным с нулевого выхода вспомогательного триггера на входы первого 3 и второго 4 элементов И. Напротив, прохождение входных сигналов на выходы третьего 5 и четвертого 6 элементов И разрешено единичным сигналом, поданным с единичного выхода вспомогательного триггера на входы этих элементов. Так как только один из входных сигналов может иметь единичное значение, то он проходит (при необходимости через элемент задержки) на установку основного триггера в соответствующее состо ние и, кроме того, поступа на первый элемент ИЛИ 9, формирует сигнал опроса исходного состо ни основного триггера. Этот сигнал поступает на один из входов п того 7 и шестого 8 элементов И, что обеспечивает прохождение сигналов с единичного и пулевого выходов основного триггера, поданных на другие входы этих элементов, на выходы этих элементов и далее через второй 10 и третий 11 элементы ИЛИ на выход чейки пам ти. Предлагаема чейка позвол ет строить
сдвиговые регистры, в которых операци сдвига осуществл етс по произвольным наборам произвольно выбираемых разр дов операндов, в общем случае не представл ющих собой сплошных отрезков слов. Это исключает использование специальной программы , выполн ющей подобное преобразование информации и, следовательно, сокращает затраты мащинного времени дл выполнени этого преобразовани и позвол ет уменьшить
количество чеек пам ти.
Claims (1)
- Формула изобретениЯчейка пам ти дл сдвигового регистра, содержаща основной и вспомогательный триггеры , элементы И и ИЛИ, элементы задержки , отличающа с тем, что, с целью расширени области применени чейки пам ти, в ней нулевой и единичный выходы вспомогательного триггера подключены к одним из входов первого и второго, третьего и четвертого элементов И соответственно, другие входы первого и третьего, второго и четвертого элементов И соединены с .соответствующимивходами чейки пам ти, выходы третьего и четвертого элементов И соединены с соответствующими входами первого элемента ИЛИ и через элементы задержки подключены к соответствующим входам основного триггера,выходы первого и второго элементов И подсоединены к одним из входов второго и третьего элементов ИЛИ соответственно, выходы второго и третьего элементов ИЛИ соединены с соответствующими выходами чейкипам ти, другие входы второго и третьего элементов ИЛИ подключены к выходам п того и шестого элементов И соответственно, первые входы которых соединены с выходом первого элемента ИЛИ, а другие входы соединены с единичным и нулевым выходами основного триггера соответственно.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU2131376A SU556500A1 (ru) | 1975-05-04 | 1975-05-04 | Ячейка пам ти дл сдвигового регистра |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU2131376A SU556500A1 (ru) | 1975-05-04 | 1975-05-04 | Ячейка пам ти дл сдвигового регистра |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU556500A1 true SU556500A1 (ru) | 1977-04-30 |
Family
ID=20618508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU2131376A SU556500A1 (ru) | 1975-05-04 | 1975-05-04 | Ячейка пам ти дл сдвигового регистра |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU556500A1 (ru) |
-
1975
- 1975-05-04 SU SU2131376A patent/SU556500A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU556500A1 (ru) | Ячейка пам ти дл сдвигового регистра | |
| SU473181A1 (ru) | Устройство дл сравнени двоичных чисел | |
| SU488344A1 (ru) | Реверсивный распределитель | |
| SU822175A2 (ru) | Преобразователь последовательногоКОдА B пАРАллЕльНый | |
| SU543958A1 (ru) | Симмирующее устройство дл цифрового дифференциального анализатора | |
| SU894714A1 (ru) | Микропроцессорный модуль | |
| SU524312A1 (ru) | Устройство задержки импульсов | |
| SU588562A1 (ru) | Двухтактный последовательный регистр сдвига | |
| SU517912A1 (ru) | Устройство дл индикации | |
| SU437072A1 (ru) | Микропрограммное устройство управлени | |
| SU667966A1 (ru) | Устройство дл сравнени чисел | |
| SU511582A1 (ru) | Устройство дл ввода телеметрической информации | |
| SU480080A1 (ru) | Генератор функций уолша | |
| SU622082A1 (ru) | Программное устройство | |
| SU427388A1 (ru) | Устройство сдвига | |
| SU494745A1 (ru) | Устройство дл синтеза многотактной схемы | |
| SU717756A1 (ru) | Устройство дл определени экстремального числа | |
| SU813416A2 (ru) | Параллельный накапливающий сумматор | |
| SU602939A1 (ru) | Устройство сдвига информации | |
| SU798815A1 (ru) | Устройство дл сравнени чисел | |
| SU830383A1 (ru) | Перестраиваемое микропрограммноеуСТРОйСТВО упРАВлЕНи | |
| SU534875A1 (ru) | Реверсивный счетчик | |
| SU790304A1 (ru) | Коммутатор | |
| SU842785A1 (ru) | Преобразователь последовательногодВОичНОгО КВАзиКАНОНичЕСКОгО МОдифи-циРОВАННОгО КОдА B пАРАллЕльНыйКАНОНичЕСКий КОд | |
| SU588561A1 (ru) | Ассоциативное запоминающее устройство |