SU938283A1 - Микропрограммное устройство управлени - Google Patents

Description

1

Изобретение относитс  к цифровой вычислительной технике,в частности к устройствам управлени  ЦВМ.

Известно микропрограммное устройство управлени , содержащее два блока пам ти, три реги.стра, коммутаг , тор tn .

Недостатком этого устройства  вл етс  низка  надежность, обусловленна  отсутствием возможности перестройки д структуры при отказе блоков пам ти.

Из известных перестраиваемых микропрограммных устройств управлени  наиболее близким к изобретению по ,- 15 технической сущности  вл етс  перестраиваемое микропрограммное устройство управлени , содержащее два запоминающих блока, два регистра адреса , два элемента И, элемент ИЛИ, 30 два коммутатора и два триггера управлени  t21.

.Недостатком устройства  вл етс  низка  экономичность, обусловленна  большим объемом не используемых массивов блоков пам ти.

Цель изобретени  - сокращение оборудовани .

Claims (1)

1. Поставленна  цель достигаетс  тем, что в устройство, содержащее два коммутатора, два регистра-адреса , два триггера, два элемента И, элемент ИЛИ и два блока пам ти, первые выходы которых соединены с счетными входами соответственно первого и второго триггеров, единичные выходы которых соединены с первыми входами соответственно первого и второго элементов И, выходы которых соединены с первыми входами соответственно первого и второго блоков пам ти, нулевые выходы первого и второго триггеров соединены с первыми входами соответственно первого и второго коммутаторов, выходы которых соединены с первыми входами соответственно первого и второго регистров адреса, первые выходы которых соедийены с вторым входом соответственн первого и второго коммутаторов, третьи входы которых соединены соответственно с первым и вторым входами устройства, выход первого элемента ИЛИ соединен с первым выходом ycjpoftcTsa, дополнительно содержит два регистра, п ть элементов ИЛИ, четырнадцати элементов И, два элемента 2И-ИЛИ-, три элемента задержки и третий триггер; единичный выход которого соединен с первыми входам 1 с третьего по дев тый элемент И, нулевой выход третьего триг гера соединен с первыми входами с дес того по шестнадцатый элемент И, выходы п тнадцатого и дев того элементов И соединены соответственно с первыми входами второго и трет его элементов ИЛИ, выходы которых ,соединены соответственно с вторыми входами второго и первого регистров адреса, вторые выходы которых соеди нены соответственно с первыми входа ми первого и второго элементов 2ИИЛИ , вторые входы которых соединены соответственно с первым и вторым входами устройства, третьи входы первого и второго элементов 2И-ИЛИ соединены соответственно с первыми выходами второго и первого регистров адреса, четвертые входы первого и второго элементов 2И-ИЛИ соединены соответственно с вторым и первым вх дами устройства, а выходы этих элементов соединены соответственно вторыми входами первого и второго блоков пам ти, второй выход первого блока пам ти соединен с вторыми вхо дами четвертого и одиннадцатого эле ментов И, второй выход второго блок пам ти соединен с вторыми входами ш стого и тринадцатого элементов И, третий выход первого блока пам ти соединен с вторыми входами третьего и дес того элементов И, третий выход второго блока пам ти соединен с вторыми входами седьмого и четырнадцатого элементов И, выходы четвертого и тринадцатого элементо И с единены соответственно с входами первого и второго дополнительных ре гистров, выходы которых соединены соответственно с вторыми входами двенадцатого и п того элементов И, выходы которых соединены с срответс вукхцими входами четвертого элемента ИЛИ, выход которого  вл етс  . вторым выходом устройства, первый ВЫХОД первого блока пам ти соединен с вторыми входами дев того и шестнадцатого элементов И, первый выход второго блока пам ти соединен с вторыми входами восьмого и п тнадцатого элементов И, выход восьмого элемента И через первый элемент задержки соединен с вторым входом второго элемента ИЛИ, выход шестнадцатого элемента И через второй элемент задержки соединен с вторым входом третьего элемента ИЛИ, первый вход п того элемента ИЛИ соединен с четвертым входом первого элемента 2И-ИЛИ . и  вл етс  вторым входом устройства, второй вход п того элемента ИЛИ соединен с четвертым входом второго элемента 2И-ИЛИ и  вл етс  первым входом устройства, выход п того элемента ИЛИ соединен с вторыми входами первого и второго элементов И и через третий элемент задержки соединен со счетным входом третьего триггера, ,выходы третьего и четырнадцатого элементов И соединены соответственно с третьими входами первого и второго регистров адреса, выходы седьмого и дес того элементов И соединены с соответствующими входами первого элемента ИЛИ, выходы шестого и одиннадцатого элементов И соединены с соответствующими входами шестого элемента ИЛИ, выход которого  вл етс  третьим выходом устройства. Сущность изобретени  состоит в сокращении объема блока пам ти за счет разбиени  микрокоманд на два сегмента, каждый из которых записываетс  в отдельной  чейке блока пам ти , и осуществлени  считывани  микрокоманды по част м за два такта. Первый сегмент каждой микрокоманды содержит поле адреса и операционное поле, в котором записана часть ее пол  микроопераций. Остальна  часть пол  микроопераций микрокоманды содержитс  в адресном и операционном пол х второго ее сегмента. Адрес Л первого сегмента i-и микрокоманды задаетс  в поле адреса первого сегмента предыдущей (+1)-й микрокоманды, записанной в противоположном блоке пам ти. Адрес А. второго сегмента i-й микрокоманды задаетс  путем инвертировани  первого сегмента в каждом такте считывание информации производитс  из обоих . блоков пам ти; в одном блоке производитс , считывание первого сегмента очередной -й микрокоманды, а в противоположном блоке - считывание второго сегмента предыдущей (i-1)-й микрокоманды . В следующем такте из первого блока считываетс  второй сегмент I-и микрокоманды, а из противоположного блока - первый сегмент следующей за ней (i+1)-и микрокоманды и т.д. Та часть пол  микроопераций, кото ра  содержитс  в операционном поле первого сегмента микрокоманды, запоминаетс  и подаетс  на выход устройства одновременно с считыванием остальной части пол  микроопераций, т.е. второго сегмента микрокоманды. Благодар  этому быстродействие устройства сохран етс  таким же, как и у известного устройства. При отказе одного из блоков пам ти устройство переходит в режим рабо ты с одним блоко 1 пам ти, намина  с той микрокоманды, адрес которой устанавливаетс  в регистре адреса исправного блока по сигналу отказа другого блока пам ти. На чертеже представлена функциональна  схема устройства. Устройство содержит два элемента И 1 и 2, четырнадцать-дополнительных элементов И 3-16, два триггера 1 и 18, третий дополнительный триггер 19 три элемента 20-22 задержки, построенных , например, на О-триггерах, элeмeнt ИЛИ 23,п ть дополнительных элементов ИЛИ , два элемента 2 И-ИЛИ 29 и 30, два регистра 31 И 32 адреса, два дополнительных регист ра 33 и первый 35 и второй Зб ко мутаторы, первый 37 и второй 38 блоки пам ти. Кроме того, на чертеже обозначены нулевые выходы 39 и kQ соответственно первого 17 ивторого 18 триггеров первый 41 и второй 42 входы устройст ва, ВЫХОДЫ 43 и 44 соответственно пр мого и инверсного адреса второго рег стра 31 адреса, второй выход 45 (выход пол  адреса) первого блока 37 пам ти, первый выход 46 (выход не исправности) первого блока 37 пам ти третий выход 47 (выход пол  микроопераций ) первого блока 37 пам ти, единичный 48 и нулевой 49 выходы третьего триггера 19, третий выход 3 50 (выход пол  микроопераций) второго блока ЗВ пам ти, первый выход 5 (выход неисправности) второго блока 38 пaм тиJ второй выход 52 (выход пол  адреса) второго блока 38 пам ти, выходы 53 и S соответственно инверсного и пр мого адреса первого регистра 32 адреса, выходы 55 и 56 адреса микрокоманд , записанных соответственно в первом 37 и в втором 38 блоках пам :ти , соответственно первого 57, второго 58 и третьего 59 выходов устройства . Устройство работает следующим образом . В исходном состо нии при отсутствии неисправностей в блоках пам ти триггеры 17 и 18 установлены в единицу , триггер 19 - в нуль, в регистре 31 адреса записан адрес первой микрокоманды , в регистре 32 адреса и дополнительных регистрах 33 и З - нулевой код. При поступлении первого тактового импульса на вход 41 устройства с выхода 43 регистра 31 через элемент 2 И-ИЛИ 29 на блок 37 пам ти подаетс  пр мое значение адреса первой микрокоманды,а с выхода 53 регистра 32 на блок 38 пам ти подаетс  инверсное значение нулевого кода, т.е. единичный код, которому в этом блоке соответствует пуста   чейка. Кроме того, импульс с входа 41 через элемент ИЛИ 26 поступает на элемент задержки 22 , а также через открытые триггерами 17 и 18 элементы И t и 2 поступает на считывающие входы блоков 37 и 38 пам ти. К моменту выдачи информации из блоков пам ти триггер 19 сигналом с элемента 22 задержки устанавливаетс  в единичное состо -, ниеи отпирает элементы И8, 6и 7,а также элементы И 3 и 4. Так как в регистре 34 установлен нулевой код, а в блоке 38 пам ти будет опрошена пуста   чейка, через элементы И 8, 6 и.7 на выходы 58, 59 и 57 поступает нулевой код. Из блока 37 пам ти будет считан первый сегмент первой микрокоманды. При этом адрес следующей , т.е. второй микрокоманды, с выхода 45 блока 37 пам ти через открытый элемент И 3 поступает на регистр 32 адреса, а операционна  часть первого сегмента первой микрокоманды через открытый элемент И 4 поступает на дополнительный регистр 33. 9 в следующем такте на вход 2 устройства поступает тактовый импульс, по которому на блок 37 пам ти с выхода Al регистра 31 подаетс  инверсный адрес первого сегмента первой микрокоманды, т.е. адрес ее второго сегмента,а на блок 38 пам ти с выхода S регистра 32 подаетс  пр мой адрес первого сегмента второй микро команды. Далее аналогично первому такту происходит считывание информации из блоков пам ти. К моменту ее выдачи из блоков триггер 19 устанавливаетс  в нуль, запира  элементы ИЗ, , 8, 6и7и отпира  элементы И 1, 15, 13, 10 и 11. Благодар  этому содержимое адресного пол  второго сегмента первой микрокоманды с выхода kS блока 37 пам ти подаетс  через элементы И 1 и ИЛИ 27 на выход 57 устройства, содержимое операционного пол  этого сегмента подаетс  через элементы И 15 и ИЛИ 28 на выход 59 устройства а содержимое дополнительного регистра 33 через элементы И 13 и ИЛИ 23на выход 58 устройства, т.е. на выходы устройства подаютс  полностью микрооперации первой микрокоманды Одновременно из блока 38 пам ти буде считан первый сегмент второй микрокоманды . При этом адрес следующей за ней, т.е. третьей, микрокоманды с выхода 52 блока 38 пам ти через открытый элемент И 11 поступит на регистр 31, а операционна  масть первого сегмента второй микрокоманды через элемент И 10 поступит в дополнительный регистр З. Далее устройство функционирует аналогично описанному, осуществл   одновременно с считыванием первого {сегмента очередной микрокоманды из одного блока пам ти считывание из второго сегмента предыдущей микрокоманды другого блока пам ти и подава  микрооперации этой предыдущей микрокоманды на выходы устройства и т.д. При обнаружении искажений в считанном из блока 37 (38) пам ти сегменте микрокоманды происходит перестройка на работу одним исправным блоком 38 (37) пам ти.При этом на выходе (51) блока 37 (38) пам ти формиру етс  сигнал неисправности, который устанавливает в нуль триггеры 17 (18 запира  тем самым элемент И 1 (2), и разблокиру  коммутатор 35 (36). Кроме того, этот сигнал поступает на 8 элементы И12и9 (16и5). Если искажение обранужено при считывании первого сегмента микрокоманды, сигналом с единичного (нулевого) выхода 8 (V9) триггера 19 будет открыт элемент И 9 (1б), через ко/орый сигнал неисправности поступит на элемент ИЛИ 25 (2) , а с него - на регистр 32 (31), в котором по этому сигналу установитс  фиксированный адрес, с которого начинаетс  микропрогмамма функционировани  устройства с одним неисправным блоком пам ти. В следующем такте, согласно описанному, подаетс  импульс на вход k2 (41) устройства , и из блока 38 (37) пам ти происходит считывание первого сегмента микрокоманды, адрес которого был установлен в .регистре 32 (ЗО. Адрес следующей микрокоманды, содержащийс  в считанном первом сегменте, через элемент И 11 (3) поступит на регистр 31 (32). В следующем такте подаетс  импульс на вход t («2) устройства. При этом согласно описанному из пам ти 38 (37) считываетс  второй сегмент микрокоманды по инверсному значению адреса, установленного на регистре 32 (31), а также происходит выдача микроопераций на выходы устройства. Одновременно адрес записанный в регистре 31 (32) через разблокированный коммутатор 36 (35) записываетс  в регистре 32 (ЗО. Далее из блока 38 (37) пам ти происходит считывание первого сегмента очередной микрокоманды и содержимое его адресного пол  устанавливаетс  . на регистре 31 (32) и т.д. При этом считывание информации из блока 37 (38) пам ти не происходит , так как элемент И 1 (2) заперт нулевым сигналом с единичного выхода триггера 1 (18). Если искажение обнаружено при считывании второго сегмента микрокоманды из блока 37 (38) пам ти, сигнал неисправности с выхода 46 (50 блока 37 (38) пам ти поступит на регистр 32 (31) через элемент И 12 (5), элемент 21 (20) задержки и элемент ИЛИ 25 (24) с задержкой на один такт. Задержка введена потому, что в следующем такте на блок 38 (37) пам ти будет подаватьс  инверсное значение адреса , установленного в регистре 32 ( 31) и если перед этим в регистре установить фиксированный адрес,микро команда по этому адресу будет считана в обратном пор дке : сначала будет считан ее второй сегмент, а потом первый, что приведет к нарушению работы устройства. Данное устрюйство по сравнению с известным, сохран   способность к пе рестройке структуры, обеспечивает считывание микрокоманд из блоков пам ти в виде двух сегментов, длина которых в два раза меньше длины микрокоманды . Это позвол ет при постро ении блоков пам ти устройства на БИС, количество  чеек в которых в два или более раз больше, чем количество микрокоманд, сократить в два раза количество БИС дл  блоков пам ти устройства. Формула изобретени  Микропрограммное устройство управ лeни J содержащее два коммутатора, два регистра адреса, два триггера, два элемента И, элемент ИЛИ и два блока пам ти, первые выходы, которых соединены с счетными входами соответ ственно первого и Второго триггеров единичные выходы которых соединены с первыми входами соответственно пер вого и второго элементов И, выходы которых соединены с первыми входами соответственно первого и второго блоков пам ти, нулевые выходы первого и второго триггеров соединены с первыми входами соответственно .первого и второго коммутаторов, выходы которых соединены с первыми вхо дами соответственно первого и второго регистров адреса, первые выходы которых соединены с вторым входом соответственно первого и второго коммутаторов, третьи входы которых соединены соответственно с первым и вторым входами устройства, выход пер вого элемента ИЛИ соединен с первым выходом устройства, отличающеес  тем, что, с целью сокращени  оборудовани , оно содержит два регистра, п ть элементов ИЛИ, четырнадцать элементов И, два элемента 2И-ИЛИ, три элемента задержки и третий триггерi единичный выход которого соединен с первыми входами с третьего по дев тый элемент И нулевой выход третьего триггера соединен с первыми входами с дес того по шест надцатый элемент И, выходы п тнадцатого и дев того элементов И сое динены соответственно с первыми входами второго и третьего элементов ИЛИ, выходы которых соединены соответственно с вторыми входами второго и первого регистров адреса, вторые выходы которых соединены соответст: венно с первыми входами первого и второго элементов 2И-ИЛИ, вторые входы которых соединены соответственно с первым и вторым входами устройства , третьи входы первого и второго элементов 2И-ИЛИ соединены соответственно с первыми выходами второго и первого регистров адреса, четвертые входы первого и второго элементов 2И-ИЛИ соединены соответственно с вторым и первым входами устройства , а выходы этих элементов - соответственно с вторЫм и первым входами устройства, а выходы этих элементов соединены соответственно с вторыми входами первого и второго блоков пам ти, второй выход первого блока пам ти соединен с вторыми входами четвертого и одиннадцатого элементов И, второй выход второго, блока пам ти соединен с вторыми входами шестого и тринадцатого элементов И, третий выход первого блока пам ти соединен с вторыми входами третьего и дес того элементов И, третий выход второго блока пам ти соединен с вторыми входами седьмого и четырнадцатого элементов И, выходы четвертого и тринадцатого элементов И соединены соответственно с входами первого и второго дополнительных регистров, выходы которых соединены соответственно с вторыми входами двенадцатого и п того элементов И, .; выходы которых соединены с соответствующими входами четвертого элемента ИЛИ, выход которого  вл етс  вторым выходом устройства, первый выход первого блока пам ти соединен с вторыми входами дев того и шестнадцатого элементов И, первый выход второго блока пам ти соединен с вторыми входами восьмого и п тнадцатого элементов И, выход восьмого элемента И через первый элемент задержки соединен с вторым входом . второго элемента ИЛИ, выход шестнадцатого элемента И через второй элемент задержки - с вторым входом третьего элемента ИЛИ, первый вхадп того элемента ИЛИ соединен с четвертым входом первого элемента 2ИИЛИ и  вл етс  вторым входом устройства , второй вход п того элемента