RU1797121C - Устройство дл реконфигурации резервируемых блоков - Google Patents

Abstract

Сущность изобретени : устройство содержит: 3 резервируемых блока (1, 2, 3), 3 схемы сравнени  (5. 25. 28). 1 дешифратор состо ний (8), 1 триггер (1.1). 3 элемента И

Description

Изобретение относитс  к области цифровой вычислительной технике и может быть использовано при построении высоконадежных устройств на основе разнотипных резервируемых блоков.

Известно устройство дл  контрол  вычислительных машин, содержащее два резервируемых блока (машины), элемент сравнени , триггер, коммутатор, элементы -И, ИЛИ. .

Недостатком указанного устройства  вл етс  как низка  надежность, обусловленна  наличием лишь двух резервируемых блоков, так и низка  достоверность функционировани , обусловленна  тем, что возможна только фиксаци  .момента отказа одного из блоков, выдача достоверной информации после этого невозможна.

Из известных устройств наиболее близким по технической сути и достигаемому положительному эффекту  вл етс  устрой- ство содержащее три резервируемых блока, три схемы сравнени , дешифратор состо ний , триггер, три элемента И, три группы элементов И, группу элементов ИЛИ и элемент ИЛИ, причем группы выходов первого из резервируемых блоков подключены соответственно к первой и второй группам входов первой схемы сравнени  входы дешифратора состо ний соединены с выходами трех схем сравнени , первый выход - с выходом сигнала исправности устройства, а второй выход - с первым входом первого элемента И, причем входы группы элементов ИЛИ подключены к выходам трех групп элементов И, выход группы элементов ИЛИ  вл етс  информационным выходом устройства , креме того информационные выходы первого-третьего резервируемого блоков соединены соответственно с первыми входами первсй-третьей групп элементов И.

В св зи с этим целью изобретени   вл етс  повышение надежности устройства.

Сущность изобретени  состоит в увеличении надежности путем обеспечени  решени  задач третьим резервированным блоком по более простым (грубым) алгоритмам , на основе применени  более простых и надежных программно-аппаратных средств; организации контрол  за разностью между значени ми, выдаваемыми первыми двум  и третьим блоками; организации поразр дного сравнени  данных, поступающих с выходов первых двух блоков.

Задатчик констант, первый и второй блоки сравнени , каждый из которых содержит преобрэзовлтель кода, сумматор, элемент сравнени  и обус.поплонные ими св зи позвол ют организовать контроль за разностью между значени ми данных на выходах первого, второго и третьего блоков.

Триггер, третий элемент И и обусловленные ими св зи позвол ют реализовать

управление группами элементов ИЛИ в зависимости от состо ни  резервируемых блоков.

Первый и второй элементы И и обусловленные ими св зи предназначены дл  фор0 мировани  сигналов о работе устройства с пониженной точностью и об отказе послед- негр соответственно.

Регистр и обусловленные им св зи предназначены дл  временного хранени 

5 данных, выдаваемых на выход устройства. На фиг.1 представлена функциональна  схема устройства дл  реконфигурации; на фиг.2 - функциональна  схема первого (второго ) блоков сравнени ; на фиг.З - времен0 на  диаграмма работы устройства.

В таблице приведены соответстви  функционировани  дешифратора.

На фиг.1-3 использованы следующие обозначени : 1-3 - первый-третий резерви5 руемые блоки, 4 - задатчик констант, 5-7 - первый-третий блоки сравнени , 8 - дешиф- раторсосто ний, 9-группа элементов ИЛИ, 10 - регистр, 11 - триггер, 12-14 - первый- третий элементы И, 15 - элемент ИЛИ, 16 0 выход данных устройства, 17 - выход сигнала исправности устройства, 18 - выход отказ блоков сравнени  устройства, 19 - выход сигнала пониженной точности устройства , 20 - выход сигнала отказа устрой5 ства, 21, 22 - первый и второй синхровходы . устройства 23(26) - первый и второй преобразователи пр мого кода в обратный, 24(27) - первый (второй) сумматор, 25(28) - перва  (втора ) схема сравнени , 29-31 - перва 0 треть  группа элементов И.

Первый 1, второй 2 резервируемые блоки , а также третий резервируемый блок 3 предназначены дл  синхронной выдачи требуемых данных по тактовым импульсам, по5 ступающим с первого входа синхронизации устройства. Причем в случае исправности блоков данные на выходах первого 1 и второго 2 блоков должны совпадать, а на выхо- де третьего 3 отличатьс  не более, чем на

0 заранее заданную величину. Первые два блока провод т вычислени  по гораздо более-сложным , но и более точным алгоритмам (кроме того, они могут иметь более сложную аппаратурную реализацию), чем третий

5 блок, провод щий вычислени  по грубым, но простым и небольшим алгоритмам (аппаратна  реализаци  также может быть существенно проще). Вследствие этого надежность третьего блока может быть существенно выше надежности как аппаратной , так и программной, двух первых (идентичных блоков).

Блоки сравнени  6, 7 предназначены дл  вычислени  разности между данными на выходе первого блока 1 и выходе третье- . го 3, и выходе второго блока 2, и выходе третьего 3 соответственно.

Преобразователи кода 23, 26 первого 6 и второго 7 блоков сравнени  предназначены дл  преобразовани  данных, поступаю- щих с выхода третьего блока 3, из пр мого кода в обратный дл  последующей реализации вычитани .

Сумматоры 24, 27 первого 6 и второго 7 блоков сравнени  предназначены дл  оты- скани  разности между данными на выходах первого блока 1 и выходом второго 3 и между данными на выходах второго блока 2 и выходом третьего 3 соответственно.

Схемы сравнени  25, 28 предназначены дл  проверки того, превышает ли разность, поступающа  с выходов сумматоров 24, 27 соответственно, заранее заданную величину , поступающую с выхода задатчика 4 констант .

Дешифратор состо ний 8 предназначен .дл  определени  состо ни  устройства в соответствии с сигналами, поступающими с выходов элемента сравнени  5, первого 1 и второго 23 блоков сравнени .

Группа элементов ИЛИ 9, перва  29 - треть  31 группы элементов И.предназначе- ны дл  коммутации на вход регистра 10 выхода соответствующего резервируемого блока в соответствии с управл ющими сиг- налами.

Регистр 10 предназначен дл  временного .хранени  данных, выдаваемых на выход 16 данных устройства.

Триггер 11. элемент И 14 предназначе- ны дл  управлени  третьей группой элементов И в зависимости от состо ни  третьего резервируемого блока 3.

Элемент И 12 предназначен дл  формировани  сигнала говор щего о том, что на выход 16 устройства поступают данные с выхода третьего блока 3.

Элемент И 13 предназначен дл  формировани  сигнала об отказе устройства в целом .

Элемент ИЛИ 15 предназначен дл  формировани  сигнала о том. что один из блоков сравнени  6, 7 или схема сравнени  5 отказали.

Устройство работает следующим обра- зом.

Все резервируемые блоки 1-3, а также задатчик констант 4 работают синхронно. Причем данные на выходах всех трех блоков могут измен тьс  только по заднему фронту

импульсов, поступающих с синхровхода 21 устройства, изменение данных происходит не об зательно в каждом такте (в зависимости от решаемых задач, см. фиг.З). В случае опоздани  изменени  данных этот резервируемый блок считаетс  отказавшим.

Итак, в исходном состо нии триггер 11 в нулевом состо нии, все резервируемые блоки исправны, а значит данные на выходах первого 1 и второго 2 резервируемых блоков совпадают, а на выходе третьего 3 - отличаютс  не более, чем на константу, вырабатываемую задатчиком 4 констант, т.е. лежат в заданном диапазоне. Следовательно , на инверсном выходе элемента сравнени  5 будет нулевой потенциал, на выходах блоков 6, 7 сравнени  также должны быть нули.

Рассмотрим работу этих блоков (фиг.2).

На А - вход элементов сравнени  25, 28 обоих блоков 6, 7 поступает константа с выхода задатчика 4 констант. На первый вход сумматоров 24, 27 поступают данные от первого 1-й второго 2 резервируемых блоков соответственно, а на вторые входы сумматоров - обратный код данных, посту- пающих с выхода третьего 3 резервируемого блока через преобразователь кода 23(26), в котором-происходит преобразование данных в обратный код. Таким образом , сумматоры 24, 27 реализуют вычитание данных и на их выходе получаем разность значений, выдаваемых первым, вторым и третьим каналами. Эта разность не должна превышать константы, выдаваемой задатчиком 4 констант. Эта проверка осуществл етс  с помощью схем сравнени  25,28. Следовательно, так как все бло- и 1-3 исправны, то разность, поступающа  на В- входы этих элементов сравнени  будет не более константьц поступающей на А-входы, - на выходах А элементов сравнени  25, 28, а следовательно - на выходах блоков 6, 7 сравнени  будут нули (см. фиг.2).

Таким образом, на всех трех входах дешифратора состо ний 8 - нули, следовательно , на всех его инверсных выходах, крома нулевого, будут единицы. Нулевой потенциал на выходе 17 устройства свидетельствует об исправности всех резервируемых блоков 1-3. Так к-эк на всех остальных выходах дешифратора состо ний 8 единицы, то первый 29 и второй 30 группы элементов И открыты, их пр мые управл ющие входы соединены соответственно первого - с выходами 1, 3 и 7, а второго - 5-и 7 дешифратора состо ний. Информационные же входы этих двух групп элементов И соединены с выходами первого 1 и второго 2 резервируемых блоков соответственно. Треть  же группа

элементов И закрыта,так как на инверсный управл ющий вход его поступает единица с выхода 7 дешифратора состо ний 8. Информационный вход его соединен с выходом третьего 3 резервируемого блока. Таким образом , на вход группы элементов ИЛИ 9 будут поступать данные с выходов первого 1 и второго 2 резервируемых блоков (далее слово резервируемых будем опускать), но так как эти данные полностью совпадают, искажени  произойти не может. По заднему фронту очередного тактового импульса эти данные запишутс  в регистр 10, попада  на выход 16 данных устройства (см. фиг.З).

В таблице приведена полна  группа событий , которые могут произойти в устройстве . Итак, на входы дешифратора состо ний 8 поступает три сигнала, следовательно, дешифратор состо ний может находитсьс  в восьми состо ни х. Первое мы рассмотрели , остановимс  на остальных.

Первое состо ние соответствует случаю , когда схема сравнени  5 выдала сигнал о несовпадении данных на выходах блоков 1. 2 между собой. В то же врем  .расхождение данных на их выходах по сравнению с третьим каналом в норме. Следовательно, данные могут быть использованы дл  дальнейшей работы. Одна из возможных причин такого  влени  - сбой в младших разр дах данных. Дл  того, чтобы не допустить дальнейшего искажени  данных первого 1 и второго 2 блоков при объединении по ИЛИ в группе элементов 9, перва  группа элементов И 29 блокируетс  и данные на вход регистра 10 идут с выхода второго блока 2. По вление единицы на выходе 17 все исправно устройства и на выходах 18, 19, 20 говор т о том, что устройство находитс  именно в таком состо нии, в котором точность данных на выходе 16 находитс  под некоторым сомнением.

Состо ни  3 и 5 (см. таблицу) соответствуют отказу какого-либо из блоков 6, 7 сравнени  или схемы сравнени  5, так как выдаетс  сигнал о несовпадении данных только между первым блоком и третьим блоком 3. В то же врем  данные на выходах первого 1 и второго 2 блоков и второго 2 и третьего 3 блока совпадают. Ситуаци  в п том состо нии аналогична. Следовательно, дать однозначный ответ на выходе какого из блоков 1-3 наход тс  правильные данные невозможно, поэтому на выход 18 отказ блоков сравнени  устройства выдаетс  единичный потенциал с выхода элемента ИЛИ 15, на инверсные входы которого поступают нули с выхода 2 и выхода 4 дешифратора состо ний 8. Этой же единицей обнул етс  регистр 10.

Состо ние четвертое. Схема сравнени  5 выдает сигнал о несовпадении данных, блок сравнени  б говорит о превышении разности между данными первого блока 1 и

5 третьего блока 3 константы, т.е. допустимых пределов. Следовательно, первый блок 1 отказал . На выходе 3 дешифратора состо ний 8 по вл етс  нуль, который блокирует вто- рую группу элементов И 30. Теперь на вход 0 регистра 10 поступают данные с выхода второго блока 2.

Состо ние шесть аналогично выше приведенному с той лишь разницей, что отказавшим считаетс  второй блок 2, а данные

5 поступают с первого 1.

Состо ние семь. В этом состо нии происходит превышение разности между данными обоих первого, второго и третьего блоков, а так как данные на выходах первого

0 и второго блоков совпадают, (нуль на выходе элемента сравнени  5), то считаем отказавшим третий блок 3. Данные на выход 16 устройства поступают аналогичному первому состо нию. Но кроме этого нуль с выхода

5 6 дешифратора состо ний 8 поступает на инверсный 1-вход триггера, на пр мой К- вход которого поступает нуль с закрытого элемента И 14 (на одном из его входов нуль с выхода 6 дешифратора 8). По заднему

0 фронту очередного тактового импульса, поступающего с синхровхода 22 устройства, триггер 11 переключаетс  в единичное состо ние , на его инверсном выходе будет нуль, который блокирует третью группу эле5 ментов И 31.

Восьмое состо ние. Наличие единицы на всех входах дешифратора состо ний 8 говорит о возникновении отказов в двух из трех резервируемых блоков. Так как невоз0 можно определить остались ли исправные блоки или нет, и если да, то какой именно, то на вход регистра 10 коммутируетс  выход третьего блока в предположении, что именно он осталс  исправным, как самый надеж5 ный из трех. При этом на выход 19 сигнала пониженной точности устройства выдаетс  единичный потенциал, свидетельствующий о таком режиме. Но это происходит лишь в том случае, если до этого дешифратора со0 сто ний 8 находилс  не в седьмом состо нии (см. таблицу; т.е. блок 3 не был признан отказавшим. В противном случае все группы элементов И 29-31 блокируютс  и очередным импульсом в регистр 10 будут

5 записаны нули (см. фиг.З, шестой, седьмой импульсы). Реализуетс  это следующим образом .

Дешифратор состо ний 8 из любого со- сто ли  произвольно может тфойти в любое другое в зависимости от cm .or на его

входах. Итак, если до перехода в восьмое состо ние дешифратор состо ний 8 находилс  не в седьмом состо нии, то триггер 11 находитс  к моменту перехода в восьмое состо ние в нуле, так как на обоих входах элемента И 14 находились единицы (см. фиг. 1 и таблицу), а его выход соединен с К-входом триггера 11. Переход дешифратора состо ний 8 из состо ни м состо ние (за исключением третьего и п того, переход в которые может произойти в любой момент времени при отказе элемента 5 и блоков 6 и 7, но в этом случае обнул етс  регистр 10, выдача ложных данных на выход 16 устройства невозможна) происходит по заднему фронту импульсов, поступающих с первого синхровхода 21 устройства, после изменени  данных на выходах блоков 1-3.

Допустим дешифратор состо ний 8 из. первого состо ни  перешел в седьмое. Т.е.. по заднему фронту импульса, поступающего с первого синхровхода 21 устройства, на выходе б дешифратора состо ний 8 по вл етс  нуль, который поступает на инверсный 1-вход триггера 11. По очередному (2 и 6-й импульсы на фиг.З) тактовому импульсу, поступающему с второго синхровхода 22 устройства , триггер 11 переходит в единичное

состо ние, и на его инверсном выходе по вл етс  нуль, который блокирует третью группу элементов И 31.

. В случае, если после этого дешифратор состо ний 8 перешел в любое другое состо ние кроме восьмого, то по заднему фронту очередного тактового импульса с синхровхода 22 устройства триггер 11 вновь переходит в нулевое состо ние 4-й импульс, фиг.З), ак как нуль с l-входа исчезает, а на К-входе по вл етс  единица, идуща  с выхода элемента И 14, на оба входа которого поступают теперь две единицы с выходов б и 7 дешифратора 8 состо ний.

Если же из седьмого состо ни  дешифратор состо ний 8 переходит в восьмое, тогда нуль с выхода 7 дешифратора состо ний 8 блокирует первые две группы элементов И 29,30. а нуль с выхода триггера 11 блокирует ретью группу элементов И 31. Следовательно , на информационный вход регистра 10 поступают одни нули, которые и будут записаны в него по заднему фронту очередного (седьмого, фиг.З) тактового импульса, поступающего с первого синхровхода 21 усройства . Кроме того, на оба инверсные вхоа элемента И 13 поступают нули с выхода 7 дешифратора состо ний 8 и выхода триггера 11. На выход 20 устройства поступает единичный потенциал, сигнализиру  об отказе устройства в целом.

Если же переход в восьмое состо ние произошел из любого другого кроме седьмого , то в этом случае триггер 11 находитс  в нулевом состо нии. По вление нул , на 5 выходе 7 приводит к блокировке первых двух групп элементов И 29,30 и деблокироо- ке третьего 31, так как на инверсный управл ющий вход поступает нуль с выхода 7 дешифратора состо ний 8, а на пр мой уп0 равл ющий вход-единица с выхода тригге- . ра 11. Кроме того, эти же сигналы по вл ютс  на инверсном и пр мом входах элемента И 12. С его выхода единица поступает не выход 19 сигнала пониженной точ5 нести устройства, сигнализиру  о том, что на выход 16 поступают данные с выхода третьего блока 3.

Claims (1)

1. Формула изобретени  Устройство дл  реконфигурации резер0 вируемых блоков, содержащее три резерви . руемых блока, три схемы сравнени , дешифратор состо ний, триггер, три элемента И, три группы элементов И, группу элементов ИЛИ и элемент ИЛИ, группы вл5 ходов первого из резервируемых блоков подключены соответственно к первой и второй группам входов первой схемы сравнени , входы дешифратора состо ний соединены с выходами трех схем сравне0 ни , первый выход - с выходом сигнала исправности устройства, а второй выход - с первым входом первого элемента И, причем входы группы элементов ИЛИ подключены к выходам трех групп элементов И, о т л и 5 ч а ю щ ее с  . тем, что, с целью повышени  надежности устройства, в него введены за- датчик констант, два сумматора. ДБЗ преобразовател  пр мого кода в обратный и . регистр, выход которого  вл етс  выходом

   0 данных устройства, синхровход соединен с первым синхровходом устройства, еход сброса - с выходом элемента ИЛИ и с выходом сигнала отказа схем сравнени  устройства , а группа информационных входов - с

   5 выходами элементов ИЛИ группы, третий и четвертый выходы дешифратора состо ний подключены к первому и второму входам соответственно элемента ИЛИ, п тый и шестой выходы - к первым и вторым входам

   0 соответственно элементов И первой группы , седьмой выход - к третьим входам элементов И первой группы, к первым входам элементов И второй и третьей групп, к второму входу первого элемента И и к инверс5 нему входу второго элемента И и к первому инверсному входу третьего элемента И. выход которого  вл етс  выходом сигнала отказа устройства, восьмой выход дешифратора состо ний соединен с вторыми входами элементов И второй группы, а второй

   выход- с l-входом триггера, С-вход которого подключен к второму синхровходу устройства , К-вход - к выходу первого элемента И. а инверсный выход - с вторым входом элементов И третьей группы, к второму инверсному входу третьего элемента И, к пр мому входу второго элемента И. выход которого  вл етс  выходом сигнала пониженной точности устройства, группа выходов задатчика констант подключена к первым группам входов второй и третьей схем сравнени , группа выходов первого резервируемого блока - к первой группе входов первого сумматора и к группе входов

   0

   элементов И первой группы, группа выходов второго резервируемого блока - к первой группе входов второго сумматора и к группе входов элементов И второй группы, группа выходов третьего резервируемого блока - к группе входов элементов И третьей группы и через соответствующие преобразователи пр мого кода в обратный - к вторым группам входов первого и второго сумматоров, группа выходов каждого из которых соединена с второй группой входов второй и третьей схем сравнени  соответственно , причем третий резервируемый блок  вл етс  эталонным.

   гт

   CsJ

   f-

   e-4

   S