SU1695321A1 - Цифровой функциональный преобразователь - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам вычислени  функций, и может быть использовано в ЭВМ в качестве сопроцессора дл  вычислени  произвольных функций или как самосто тельное устройство в системах цифрового автоматизированного управлени . Целью изобретени   вл етс  повышение быстродействи . Цифровой функциональный преобразователь содержит два блока пам ти, четыре схемы сравнени , три сумматора, вычитатель, два триггера, регистр аргумента , регистр последовательных приближений , регистры верхней и нижней границы, сдвиговый регистр, регистр промежуточного хранени , п ть элементов ИЛИ, п  ть элементов И, два элемента НЕ, мультиплексор. Сущность работы состоит 8 том, что s устройстве реализуетс  хранение значений т j- гументов и соответствующих им значений функций, причем интервал между соседними значени ми аргумента непосто нен, а выбираетс  исход  из требуемой точности воспроизведени  фуннкции на различных участках. При поступлении кода аргумента на регистр осуществл етс  поиск в упор доченной таблице аргументов значени , ближайшего к поступившему коду. В каждом такте поиска код аргумента сравниваетс  с трем  табличными значени ми, благодар  чему интервал поиска сокращаетс  на каждом такте в четыре раза, что обуславливает высокую скорость поиска. 2 ил. w Ё О ю с  со го

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам вычислени  функций, и может быть использовано в ЭВМ в качестве сопроцессора дл  вычислени  произвольных функций или как самосто тельное устройство в системах цифрового автоматического управлени ,

Целью изобретени   вл етс  повышение быстродействи .

На фиг.1 представлена блок-схема преобразовател ; на фиг.2 - временные диаграммы работы преобразовател .

Преобразователь содержит регистр 1 аргумента, первый информационный вход 2, вход 3 запуска, триггеры 4 и 5, регистр 6 верхней границы, второй информационный вход 7, схему сравнени  8, регистр 9 последовательных приближений, сумматоры 10 ч 11, регистр 12 нижней границы, сумматор 13, блоки пам ти 14 и 15, вычитатель 16.

регистр 17 промежуточного хранени , схемы сравнени  18-20, элементы ИЛИ 21-23, мультиплексор 24, выход 25 устройства, элемент И 26, элементы ИЛИ 27-28, элемент И 29, элемент НЕ 30, элементы И 31-32, вход 33 тактовых импульсов 33, выход 34 элемента И 32, сдвиговый регистр 35, элемент НЕ 36, выход 37 элемента НЕ 36, инверсный выход 38 триггера 4, вход 39 логического нул , выход 40 готовности.

Цифровой функциональный преобразователь работает следующим образом.

В исходном состо нии в первом блоке 14 пам ти записаны дискретные значени  аргумента, причем квантование выполнено таким образом, что рассто ние между двум  любыми значени ми функции одинаковы. Во втором блоке 15 пам ти в одноименных  чейках записаны соответствующие значени  функции. В исходном состо нии триггер 4 находитс  в нулевом состо нии, все разр ды регистра 17 промежуточного хранени , регистра 9 последовательного приближени , регистра 12 нижней границы и сдвигового регистра 35 - в нулевом состо нии , все разр ды регистра 1 аргумента и регистра 6 верхней границы - в единичном, дл  того чтобы исключить ложное срабатывание устройства в нулевом такте.

При необходимости вычислени  функции на первый информационный вход 2 устройства подаетс  код аргумента, на второй информационный вход 7 - максимальный адрес первого блока 14 пам ти. Одновременно на вход запуска устройства подаетс  единичный сигнал (см. фиг.2), по которому производитс  запись указанной выше информации соответственно в регистр 1 аргумента и регистр 6 верхней границы (переключение регистров 1 и 6 осуществл етс  по заднему фронту синхроимпульса), сброс триггера 5 в нуль, установка первого триггера 4 в единицу, причем сигнал с пр мого выхода триггера 4 открывает элемент И 32 дл  прохождени  синхроимпульсов с тактового входа 33 устройства на вход сдвигового регистра 35, на вход элемента НЕ 36, с выхода которого инвертированные синхроимпульсы поступают на регистр 12 нижней границы, кроме того с выхода 34 первого элемента И 32 синхроимпульсы поступают на вход второго 29 и четвертого 31 элементов И и соответственно, при определенных услови х, на входы синхронизации второго 15 и первого 14 блоков пам ти, а также на регистр 17.

Под действием последовательности синхроимпульсов среди кодов, хран щихс  в первом блоке 14 пам ти, реализуетс  поиск ближайшего к аргументу зафиксированного на регистре 1. Указанный поиск осуществл етс  последовательным выделением интервала, заключающего в себе исковый код, причем на каждом шаге величина этого

интервала уменьшаетс  в четыре раза.

В каждом такте вычисл етс  адрес  чейки первого блока 14 пам ти, в которой содержатс  три кода аргументов, дел щие интервал, определенный в предыдущем такте (дл  нулевого такта таким интервалом  вл етс  весь интервал изменени  аргумента ) на четыре части. При этом в первой трети разр дов  чейки блока 14 пам ти содержитс  код аргумента, дел щий указанный интервал пополам (первый код аргумента), во второй и третьей трети разр дов  чейки - соответственно второй и третий коды аргумента , которые дел т первую и вторую половину интервала пополам. Адрес

анализируемой  чейки блока 14 пам ти вычисл етс  следующим образом:

AI Н. + (Ам - Нм) 4 + V, где i - номер такта (I 0,1,2,...); АО 0;

Hi - начальный адрес  чейки на l-м  русе блока 14 пам ти;

Но 0; и

Hi - НН + 4м;

V - номер варианта VЈ {0,1,2,3} и определ етс  следующим образом: V 0, если искомый аргумент находитс  в первой четверти соответствующего интервала, V 1, если аргумент находитс  во второй четверти.

интервала, V 2, если аргумент находитс  в третьей части интервала, V 3, если аргумент находитс  в четвертой четверти интервала .

Адрес анализируемой  чейки блока 14 пам ти вычисл етс  к началу каждого такта и фиксируетс  по фронту синхроимпульса на регистре 9 последовательных приближений , так как на вход синхронизации регистра 9 через элемент И 31, на второй вход которого подаетс  единичный сигнал с выхода элемента НЕ 30 (на выходе первого элемента ИЛИ 21 - нулевой потенциал), поступает синхроимпульс с выхода 34 элемента И 32. Этот же синхроимпульс с выхода элемента И 31, поступа  на вход синхронизации первого блока 14 пам ти, инициирует считывание информации из последнего. Считанные коды трех аргументов фиксируютс  на регистре 17 промежуточного хранени  (регистр 17 построен на триггерах с внутренней задержкой), откуда поступают на схемы 18,19,20, сравнени , где каждый считанный код сравниваетс  с кодом аргумента , зафиксированным на регистре 1 аргумента . Если один из считанных кодов совпадает с кодом поступившего аргумента, то на выходе Равно соответствующей из схем сравнени  18,19,20 формируетс  единичный сигнал, который свидетельствует о том, что искомое ближайшее к заданному аргументу найдено, а его адрес зафиксирован на регистре 9 последовательного приближени .

Если ни один из считанных кодов не больше поступившего аргумента, то на выходах Больше схем сравнени  18,19,20,а соответственно, и на выходах элементов ИЛИ 27,28 сформируетс  нулевой потенциал и таким образом номер варианта V 00, так как очевидно, что в этом случае искомое ближайшее к заданному аргументу находитс  в первой четверти исследуемого интервала .

Если только один из считанных аргу- ментов (второй) больше аргумента поиска (на выходе Больше схемы 19 сравнени  в этом случае будет единица), на выходе Меньше первой схемы 18 сравнени  единица ), то искомое ближайшее к аргументу находитс  во второй четверти указанного интервала, в этом случае на выходе второго элемента ИЛИ 27 будет сформирован нулевой сигнал, на выходе третьего элемента ИЛИ 28 - единичный сигнал, т.е. V 01. Аналогично если первый и второй считанные коды аргументов больше заданного аргумента , искомое ближайшее находитс  в третьей четверти исследуемого интервала и единица будет присутствовать на выходе элемента ИЛИ 27 при нулевом потенциале на выходе элемента ИЛИ 28, т.е. V 10. В последнем случае, когда все три считанных аргумента больше кода заданного аргумента (на выходах Больше и всех трех схем 18,19,20 сравнени  единицы) V 11, т.е. искомое ближайшее к заданному аргументу находитс  в последней четверти исследуемого интервала.

Сформированный по описанному спо- собу номер варианта V поступает с выходов элементов ИЛИ 27, 28 на вход первого слагаемого второго сумматора 11. Одновременно на-выходе третьего сумматора 13 формируетс  код HI Ны + 4 , причем Нм поступает с выходов регистра 12 нижней границы на вход сумматора 13, а слагаемое 2 формируетс  на выходах сдвигового регистра 35.

Так как информаци  с выходов регистра 35 поступает только на нечетные входы второго слагаемого сумматора 13, а на четные входы указанного сумматора 13 поступает нулевой сигнал с входа 30 логического нул , то на входах второго слагаемого сумматора

13 в каждом такте формируетс  значение 4м. Сдвиг регистра 35 в сторону старших разр дов происходит по заднему фронту синхроимпульсов с заполнением освободившегос  разр да единицей в нулевом (начальном ) такте и нулем - в последующих.

С выхода регистра 12 нижней границы Н|-1 поступает также одновременно с этим на вход вычитател  16, на выходе которого формируетс  разность Аы - Ны (Аы поступает на вход первого операнда вычитател  16с регистра 9 последовательных приближений ). Формируема  на выходе вычитател  16 разность со сдвигом на два разр да в сторону старших разр дов (т.е. в виде 4 (Аы - Ны) поступает на вход первого слагаемого первого сумматора 10. Таким образом, на выходе сумматора 10 формируетс  адрес  чейки блока 14 пам ти А|, который фиксируетс  на регистре 9 последовательных приближений . Вычиленный адрес с выхода сумматора 10 поступает на вторую схему 8 сравнени , где сравниваетс  с максимальным адресом блока 14 пам ти. В конце каждого такта по срезу инвертированного синхроимпульса переключаетс  регистр 12 нижней границы, на котором фиксируетс  поступающий на его входы код Hi с выхода третьего сумматора 13.

Описанна  процедура повтор етс  до тех пор, пока на выходе Равно одной из трех схем 18,19,20 сравнени  не будет сформирован единичный сигнал либо код на выходе сумматора 10 не превысит значение адреса последней  чейки блока 14 пам ти, т.е. пока на выходе Больше схемы 8 сравнени  не по витс  единичный сигнал. Единичный сигнал с выходов Равно схем 18,19,20 сравнени  или с выхода Больше схемы 8 сравнени  через элемент ИЛИ 21 поступает на вход установки в единицу второго триггера 5, на второй вход элемента И 29 и через элемент НЕ 30- на вход элемента И31.

В следующем такте, так как на второй вход элемента И 31 поступает с выхода элемента НЕ 30 нулевой сигнал, соответственно , на выходе элемента И 31 будет сформирован нулевой сигнал, который запрещает переключение регистра 9 последовательного приближени , регистра 17 и считывание с блока 14 пам ти. В этом случае единичный сигнал с выхода элемента ИЛИ 21, поступа  на вход элемента И 29, разрешает прохождение синхроимпульса на вход синхронизации второго блока 15 пам ти и синхроимпульс инициирует считывание из указанного блока 15 содержимого  чейки, адрес которой зафиксирован на регистре 9. Единичный сигнал с выхода элемента И 29

поступает также на выход 40 устройства, свидетельствует о том, что на выходах 25 результата устройства сформировано значение функции. На выход блока 15 пам ти считываютс  коды трех значений функции, которые поступают на входы мультиплексора 24, на управл ющие входы которого поступают сигналы с выходов четвертого 23 и п того 22 элементов ИЛИ, причем если на выходах Равно или Больше третьей схемы 19 сравнение присутствует сигнал единичный , а на аналоговых выходах первой 18 и четвертой 20 схем сравнени  - нули, а также если на выходах Больше всех трех схем 18,19,20 сравнени  - нули (така  ситуаци  соответствует тому, что ближайшим к заданному аргументу, записанному на регистре 1,  вл етс  второй аргумент), то на выходах элементов ИЛИ 22 и 23 формируетс  код 01, который, поступа  на управл ющие входы мультиплексора 24, коммутирует на его выходы, а следовательно, и на выходы 25 результата устройства сигналы с входов второй группы мультиплексора 24, т.е. код значени  функции соответствует второму аргументу.

Если на выходе Равно первой схемы 18 сравнени  либо на выходе Больше первой 18 и третьей 19 схем сравнени  единичный сигнал, а на выходе Больше четвертой схемы 20 сравнени  - нуль (описанна  ситуаци  соответствует тому, что ближайщим к заданному аргументу  вл етс  первый аргумент из считанных из блока 14 пам ти), то на выходах элементов ИЛИ 22,23 сформируетс  код 00, т.е. в этом случае на выходы 25 результата устройства коммутируютс  сигналы с первой группы входов мультиплексора 24 (значение функции соответствует первому аргументу).

Аналогично, если на выходе Равно четвертой схемы 20 сравнени  либо на выходах Больше всех трех схем 18,19,20 сравнени  присуствтует единичный сигнал, то на управл ющих входах мультиплексора 24 сформируетс  код 10, под действием которого на выход 25 результата устройства коммутируютс  сигналы с третьей группы входов мультиплексора 24 (третьей группы выходов блока 15 пам ти), т.е. коды значени  функции, соответствующей третьему аргументу (считанному в предшествующем такте из блока 14 пам ти), который в этом случае  вл етс  ближайшим к заданному аргументу , зафиксированному на регистре 1.

В этом же такте по срезу синхроимпульса под воздействием единичного сигнала с выхода элемента ИЛИ 21 устанавливаетс  в единицу второй триггер 5, единичный сигнал с пр мого выхода которого сбрасывает

в нуль первый триггер 4, и схема приходит в исходное состо ние.

И в прототипе, и в предлагаемом устройстве осуществл етс  поиск аргумента из числа хран щихс  в блоке 14 пам ти, ближайшего к заданному аргументу. В прототипе поиск осуществл етс  путем делени  в каждом такте интервала возможного нахождени  ближайшего пополам, Соответственно , максимальное число тактов поиска, требуемых в прототипе, равно Iog2m (m - число аргументов, хран щихс  в блоке 14 пам ти). В предлагаемом устройстве поиск за счет введени  дополнительных, парал- лельно работающих схем сравнени  осуществл етс  путем делени  в каждом faKTe интервала аргументов, харн щихс  в блоке 14 пам ти, на четыре. Соответственно, максимальное число тактов поиска в предлага- емом устройстве

IOQ4 m m .

Следовательно, в предложенном функциональном преобразователе достигаетс ,

по сравнению с прототипом, при одинаковых требуемых объемах пам ти и трехкратном увеличении числа схем сравнени  увеличение быстродействи  в 2 раза.

Дальнейшее увеличение быстродействи  функционального преобразовател  за счет делени  интервала на восемь и больше частей практически нецелесообразно, так как сопр жено с резким увеличением аппаратных затрат (так, трехкратное, по сравнению с

прототипом, увеличение быстродействи  требует семикратного увеличени  числа схем сравнени  и такого же усложнени  прочих узлов ).

Claims (1)

1. Формула изобретени 

   Цифровой функциональный преобразователь , содержащий первый и второй блоки пам ти, первую и вторую схемы сравнени , регистр аргумента, регистр последовательных приближений, первый сумматор , регистр верхней .границы, регистр нижней границы, два триггера, три элемента И, первый элемент ИЛИ, причем первый информационный вход устройства соединен с информационным входом регистра аргумента , выход которого соединен с входом первого операнда первой схемы сравнени , выход первого сумматора соединен с входом первого операнда второй схемы сравнени  и информационным входом регистра

   последовательных приближений, выход которого соединен с адресными входами первого и второго блоков пам ти, вход запуска устройства соединен с входом синхронизации регистра аргумента и входом установки в 1 первого триггера, пр мой выход которого соединен с первым входом первого элемента И, второй вход которого соединен с тактовым входом устройства, выход первого элемента И соединен с входом синхронизации второго триггера и первым входом второго элемента И, инверсный выход первого триггера соединен с входом установки регистра верхней границы и входом установки регистра нижней границы, отличающийс  тем, что, с целью повышени  быстродействи , в него введены треть  и четверта  схемы сравнени , мультиплексор , сдвиговый регистр, регистр промежуточного хранени , второй и третий сумматоры, вычитатель, с второго по п тый элементы ИЛИГдва элемента НЕ, четвертый и п тый элементы И, причем выход первого блока пам ти соединен с информационным входом регистра промежуточного хранени , перва , втора  и треть  группы выходов ко- торого соединены соответственно с входом второго операнда первой схемы сравнени , первого операнда третьей и первого операнда четвертой схем сравнени , входы второго операнда третьей и четвертой схем сравнени  соединены с выходом регистра аргумента, выход Больше первой схемы сравнени  соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с вторыми входами третьего и чет- вертого элементов ИЛИ и выходом Больше четвертой схемы сравнени , выход четвертого элемента ИЛИ соединен с первым управл ющим входом мультиплексора, второй управл ющий вход которого под- ключей к выходу п того элемента ИЛИ, второй вход которого соединен с вторым входом третьего элемента И и выходом Меньше первой схемы сравнени , выходы Равно первой, третьей и четвертой схем сравнени  и выход Больше второй схемы сравнени  соединены с первого по четвертый входами первого элемента ИЛИ, выход Равно третьей и четвертой схем сравнени  соединены с первыми входами соответ- ственно п того и четвертого элементов ИЛИ, выход Больше третьей схемы сравнени  соединен с первым входом третьего элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выхо- ды второго и третьего элементов ИЛИ соединены с входом первого слагаемого второго сумматора, вход второго слагаемого которого соединен с информационным

   входом регистра нижней границы и выходом третьего сумматора, входы четных разр дов второго слагаемого которого соединены с входом логического нул  преобразовател , входы нечетных разр дов второго слагаемого третьего сумматора соединены с выходами разр дов сдвигового регистра, выход регистра нижней границы соединен с входом первого слагаемого третьего сумматора и входом первого операнда вычитател , вход второго операнда которого соединен с выходом регистра последовательных приближений, выход вычитател  соединен с входом первого слагаемого со сдвигом на два разр да в сторону старших первого сумматора, вход второго слагаемого которого соединен с выходом второго сумматора, перва , втора  и треть  группы выходов второго блока пам ти соединены с соответствующими информационными входами мультиплексора, выход которого соединен с выходом результата преобразовател , выход первого элемента ИЛИ соединен с входом установки в 1 второго триггера, вторым входом второго элемента И и через первый элемент НЕ с первым входом четвертого элемента И, выход которого соединен с входами синхронизации регистра последовательных приближений, регистра промежуточного хранени  и первого блока пам ти, выход второго элемента И соединен с входом синхронизации второго блока пам ти и выходом готовности преобразовател , вход запуска устройства соединен с входом синхронизации регистра верхней границы и входом установки в О второго триггера, пр мой выход которого подключен к входу установки в О первого триггера , инверсный выход которого соединен с входами установки регистра аргумента, сдвигового регистра, регистра последовательных приближений и регистра промежуточного результата, выход первого элемента И подключен к входу синхронизации сдвигового регистра, второму входу четвертого элемента И и входу второго элемента НЕ, выход которого подключен к входу синхронизации регистра нижней границы , второй информационный вход преобразовател  соединен с информационным входом регистра верхней границы, выход которого подключен к входу второго операнда второй схемы сравнени .

   &u.-f