SU1753475A1 - Устройство дл контрол цифровых устройств - Google Patents

Abstract

Устройство содержит мультиплексоры 1, 9, группу сдвиговых регистров 2, счетчики 3, 11, 12, дешифраторы 4, 13, триггер 5, генератор 6 импульсов, элементы и 7, 8, группу элементов ИЛИ 10, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, сумматор 15, коммутатор 16, элемент ИЛИ 17, элемент 18 задержки 2 ил.

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах управления технологическими процессами и в системах автоматизированного проектирования. 5

Известно устройство для контроля информации, содержащее мультиплексор, дешифратор, блоки памяти, счетчик, триггер, генератор, первый и второй элементы И.

Недостатком известного устройства являются низкие надежность и быстродействие. '

Наиболее близким к заявляемому по технической сущности является устройство для контроля информации, содержащее два мультиплексора, два дешифратора, блоки памяти, первый счетчик, триггер, генератор, первый и второй элементы И, группу элементов ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй и третий счетчики, выход эле- 20 мента ИСКЛЮЧАЮЩЕЕ ИЛИ является выходом устройства.

Недостатком прототипа является низкое быстродействие, так как при работе в режиме попарного сравнения чисел прото- 25 тип дважды осуществляет каждое сравнение.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что В устройство для контроля цифровых устройств, содержащее первый и второй мультиплексо'ры, первый и второй дешифраторы, группу сдвиговых регистров, группу элементов ИЛИ, элемент ИСКЛ ЮЧА- 35 ЮЩЕЕ ИЛИ, первый и второй элементы И, с первого по третий счетчики, триггер и генератор импульсов, вход запуска которого является одноименным входом устройства, а выход соединен с счетным входом третье- 40 го счетчика и первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с инверсным и прямым выходами триггера, вход сброса которого соединен ср счетным входом второго 45 счетчика и выходом второго элемента И, а вход установки с выходом старшего разряда третьего счетчика, выходы которого образуют выход номера контролируемого разряда устройства, выход первого элемента И сое- 50 дмнен со стробирующими входами первого и второго дешифраторов, адресные входы которых соединены соответственно с адресными входами первого и второго мультиплексоров, и выходами первого и второго счетчиков, и являются выходами адреса первой и второй контрольных точек устройства, выход переполнения второго счетчика соединен со счетным входом первого счетчика, синхровход и информационный вход которого подключены соответственно к синхровходу и входу адреса первой начальной точки устройства, одноименные выходы первого и второго дешифраторов соединены с соответствующими входами соответствующего элемента ИЛИ группы, выход каждого из которых соединен со сдвиговым синхровходом соответствующего сдвигового регистра группы, информационные вхо10 ды которых являются одноименными входами устройства, а выходы соединены с соответствующими разрядами информационных входов первого и второго мультиплексоров, выходы которых соединены с 15 первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом результата контроля устройства, введены сумматор, коммутатор, элемент ИЛИ и элемент задержки, вход которого соединен с выходом переполнения второго счетчика, а выход - с первым входом элемента ИЛИ, второй вход которого подключен к синхровходу устройства, а выход к входу записи второго счетчика, входы первого и второго слагаемых и выход сумматора соединены соответственно с выходом первого счетчика, с входом задания шага устройства й с первым информационным входом коммутатора, второй информацион30 ный вход, .адресный вход и выход которого соединены соответственно с входом адреса второй начальной точки контроля устройства, синхровходом устройства и информационным входом второго счетчика.

На фиг. 1 приведена структурная схема устройства для контроля цифровых устройств; на фиг. 2 - структурная схема сдвигового регистра.

Устройство для контроля цифровых устройств'содержит первый мультиплексора, группу 2 сдвиговых регистров, первый счетчик 3, первый дешифратор 4, триггер 5, генератор 6 импульсов, первый и второй элементы И 7 и 8, второй мультиплексор 9, группу 10 элементов ИЛИ, второй 11 счетчик, третий счетчик 12. второй дешифратор 13, элемент 14 ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор 15, коммутатор 16, элемент ИЛИ 17 и элемент 18 задержки. Группы 1 информационных входов устройства соединены с информационными входами соответствующих сдвиговых регистров. Вход 2 адреса первой начальной точки контроля устройства соединен с информационным входом первого 55 счетчика. Вход 3 адреса второй начальной точки контроля устройства соединен с вторым информационным входом коммутатора 16. Вход задания шага соединен с первым входом сумматора 15. Синхровход 4 устройства соединен с синхровходом первого счет чика. Вход 5 запуска устройства соединен с входом запуска генератора 6. Выход 1 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является выходом результата контроля устройства. Выход 2 адреса первой контрольной точки 5 устройства соединен с выходом первого счетчика 3.Выход 3 адреса второй контрольной точки устройства соединен с выходом второго счетчика 11. Выход 4 номера контролируемого разряда устройства соединен с 10 выходом третьего счетчика 12.

Сдвиговой регистр (фиг. 2) 2 подключен информационными входами, вход записи (С2) и входом управления (V2) к соответствующему входу 1 устройства. Синхровход 15 сдвига (С1) подключен к выходу соответствующего элемента 10 группы. Выход старшего разряда регистра 2 подключен к входу последовательного ввода(V1) того же регистра 2 и к соответствующим информационным 20 входам блоков 1 и 9.

Устройство работает следующим образом. '

В исходном состоянии в регистры.2 за- 25 писана информация от контролируемого объекта (цифрового устройства). Блоки 2 работают в режиме синхронизируемой парад-. . дельной записи с входов D1-D4, на которые подаются данные (фиг. 2). В режи?ие записи 30 на входы V2 и С2 подается единичный потенциал. Во время процесса записи информации в блоки 2 генератор 6 не функционирует, на выходе элемента И 7запрещающий потенциал, в результате чего 35 на выходах блоков 4 и 13 - нулевые потенциалы. На входах С1 регистров 2 - также нулевой потенциал.

После записи информации в блоки 2 может быть запущен режим контроля этой ин- 40 формации. Контроль осуществляется следующим образом.

На входах С2 и V2 регистров 2 устанавливается нулевой потенциал. После общего сброса устройства (не показан) и запуска 45 генератора 6 сигналом по входу запуска 5 устройства через элемент И 7 на входы выборки дешифраторов 4 и 13 начинают поступать тактовые импульсы, которые появляются на тех выходах дешифраторов, 50 которые заданы кодами соответственно с выходов счетчиков 3 и 11. Эти тактовые импульсы являются импульсами сдвига для регистров, поступая через соответствующие элементы ИЛИ 10 на входы С1 соответству- 55 ющих регистров 2. Таким образом осуществляется режим выдачи информации с выходов соответствующих регистров 2 на входы мультиплексоров 1 и 9. При считывании информация вновь записывается в ре гистры 2 по входу VI, т.е. считывание информации является неразрушающим.

В устройстве предусмотрены два основных режима работы - режим последовательного контроля и режим выборочного контроля.В режиме последовательного контроля осуществляется попарное сравнение всех различных регистров 2 (их содержимого). В данном режиме после общего сброса все счетчики 3, 11 и 12 обнулены, а триггер 5 - в единичном состоянии (цепи сброса устройства не показаны). Триггер 5 разрешает прохождение с генератора 6 одного импульса через элемент И 8 на вход счётчика 11. Этот же сигнал сбрасывает триггер 5, запрещая дальнейшее прохождение импульсов через элемент И 8 и открывая элемент И 7. Содержимое счетчиков 3 и 11 определяет адреса регистров 2, подключаемых к входам мультиплексоров 1 и 9 соответственно. Под адресом регистра 2 понимается двоичный эквивалент числа от О до η - 1 - соответственно для регистров с первого по η-й. Информация выбранного регистра 2 побитно поступает на соответствующий вход мультиплексора (1 или 9) и коммутируется на его выход, так как адресные сигналы мультиплексоров также соответствуют содержимому соответствующего счетчика (3 или 11). Перебор адресов регистров 2 осуществляется с помощью счётчиков 3 и 11 и блоков 15-18. Начальное состояние счетчиков после начального (с элемента И 8) импул ьса на счетный вход счетчика 11 соответственно; счетчик 3 - 0, счетчик 11 - 1”. Затем, после сравнения содержимого регистров с адресами 0 и 1 счетчик 11 инкрементируется и производится поразрядное сравнение содержимого регистров 2 с адресами ”0” и 2, и т.д. до сравнения содержимого блоков с адресами 0” и о - 1. Далее счетчик 11 обнуляется (при^-этом выдается сигнал его переполнения), счетчик 3 инкрементируется. Содержимое счетчика 3 через сумматор, в котором к этому содержимому добавляется шаг (в виде двоичного эквивалента, в частном случае равный 1), поступает на группу информационных входов коммутатора 16. Управляющий вход коммутатора, соединенный с синхровходом устройства, >в режимах контроля содержит нулевое значение сигнала, что подключает выход сумматора к выходу коммутатора. Сигнал переполнения счетчика 11 поступает через элемент 18 задержки на вход элемента ИЛИ 17 и обеспечивает параллельную запись в счетчик 11 числа, равного содержимому счетчика 3, увеличенному на значение шага. Таким образом, при единичном шаге, после окончания первого цикла сравнения в режиме последовательного контроля счетчик 3 переходит в состояние 1, а счетчик 11 - в состояние 2; контроль продолжается для пар (адресов блоков 2): ”1 и 2, 1 и ”3’’ и т.д. до Г'и п*1. После очередного переполнения счетчика 11 аналогичным образом срабатывают блоки 15-18 й после этого сравниваются пары регистров: ”2 и 3 ... и т.д. Таким образом производится поразрядное сравнение содержимого последовательно выбираемых пар регистров 2 через элемент 14 ИСКЛЮЧАЮЩЕЕ ИЛИ.

Поразрядное сравнение содержимого двух текущих регистров 2 осуществляется следующим образом. По разрешающему сигналу с прямого выхода триггера 5 импульс с генератора 6 через элемент И 8 поступает на вход счетчика 11, инкрементируя его, а также на вход сброса триггера. Дальнейшие импульсы с генератора 6 поступают через элемент И 7 на входы выборки дешифраторов 4 и 13. Начинается этап сравнения двух очередных слов некоторой разрядности К. Через К + 1 импульс генератора 6 счетчик 12 обнуляется, и сигнал переполнения с него поступает на вход установки триггера 5. Элемент И 8 пропускает вновь один импульс с генератора 6 на вход счетчика 11, инкрементируя его содержимое. Далее работа осуществляется аналогично.

Содержимое счетчика 12 определяет номер сравниваемого разрыва слов в очередной паре регистров 2.

В режиме выборочного контроля по входу 4 устройства подается сигнал установки. При этом он воздействует на С-входй счетчиков 3 (непосредственно) и 11 (через элемент ИЛИ 17), а также переключает коммутатор 16 (его выходы) на вход 3 устройства, что обеспечивает запись в счетчик 11 адреса требуемого регистра 2. Адрес второго сравниваемого регистра записывается непосредственно по сигналу с входа 4 устройства по входам данных 2 устройства. Далее процесс сранения аналогичен описанному.

Таким образом, устройство позволяет осуществлять сравнение кодов в регистрах любым образом, причем исключается процесс сравнения (повторного) пар регистров, что повышает быстродействие устройства.

Claims (1)

1. Формула изобретения.

   Устройство для контроля цифровых устройств, содержащее первый и второй мультиплексоры, первый й второй дешифраторы, группу сдвиговых регистров, группу элементов И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй элементы И, с первого по третий счетчики, триггер и гене ратор импульсов, вход запуска которого является одноименным входом устройства, а выход соединен со счетным входом третьего счетчика и первым входами первого и второго элементов И, вторые входы которых соединены соответственно с инверсным и прямым выходами триггера, вход сброса которого соединен со счетным входом второго счетчика, и выходом второго элемента И, а вход установки - с выходом старшего разряда третьего счетчика, выходы которого образуют выход номера контролируемого разряда устройства, выход первого элемента И соединен со стробирующими входами первого и второго дешифраторов, адресные входы которых соединены соответственно с адресными входами первого и второго мультиплексоров и выходами первого и второго счетчиков, и являются выходами адреса первой и второй контрольных точек устройства, выход переполнения второго счетчика соединен со счетным входом первого счетчика, синхровход и информационный вход которого подключен соответственно к синхровходу и входу адреса первой начальной точки контроля устройства, одноименные выходы первого и второго дешифраторов соединены с соответствующими входами соответствующего элемента ИЛИ группы, выход каждого из которых соединен со сдвиговым синхровходом соответствующего сдвигового регистра группы, информационные входы которых являются одноименными входами устройства, а выходы соединены с соответствующими разрядами информационных входов первого и второго мультиплексоров, выходы которых соединены с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом результата контроля устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены сумматор, коммутатор, элемент ИЛИ и элемент задержки, вход которого соединен с выходом переполнения второго счетчика, а выход - с первым входом элемента ИЛИ, второй вход которого подключен к синхровходу устройства, а выходк входу записи второго счетчика, входы первого и второго слагаемых и выход сумматора соединены соответственно с выходом первого счетчика, с входом задания шага устройства и с первым информационным входом коммутатора, второй информационный вход, адресный вход и выход которого соединены соответственно с входом адреса второй начальной точки контроля устройства, синхровходом устройства и информационным входом второго счетчика.