SU1182523A1 - Параллельный сигнатурный анализатор - Google Patents

Abstract

1. ПАРАЛЛЕЛЬНЫЙ СИГНАТУРНЫЙ АНАЛИЗАТОР, содержащий блок задани  режимов, (-разр дный регистр, где { -разр дность входной информации, блок индикации, входы которого подключены к выходам « -разр дного регистра, первую и вторую группы сумматоров по модулю два, группу элементов И, первые входы которых  вл ютс  информационными входами анализатора , а выходы подключены к первым входам суыиаторйв по модулю два первой группы, первьа выход блока задани  режимов соединен с вторыми входами группы элементов И, отличающийс  тем, что, с целью повышени  точнос-Л, он содержит блок пам ти , г- разр дный регистр (г() и счетчик адреса, разр дные выходы которого подключены к адресным входам блока пам ти, информационные входы -разр дного регистра соединены соответственно с выходами старших г разр дов с -разр дного регистра, выходы младших (с.-г) разр дов которого подключены к старшим (-г) информационные входам блока пам ти, младшие Г информационных входов которого соединены соответственно с выходами г-разр дного регистра, выходы блока пам ти подключены к соответствующим первым входам сумматоров по модулю два второй группы, вторые входы которых соединены с выходами соответствующих сумматоров по модулю два nejpвой группы, выходы сумматоров по модулю два второй группы подключены к соответствующим информационным входам с -разр дного регистра, выхо ды которого соединены с соответствующими вторыми входами сумматоров по 00 N) модулю два первой группы, первый,второй и третий входы блока задани  сл ю режимов  вл ютс  соответственно входами Пуск, Останов и Чтение пам ти анализатора, четвертый вход ОЭ блока задани  режимов подключен к выходу переполнени  счетчика адреса, второй выход блока задани  режимов подключен к синхровходам с -разр дного и г-разр дного регистров, третий выход блока задани  режимов- подключен к установочным входам С|.-разр дного и h-разр дного регистров и счетчика адреса, четвертый выход блока задани  режимов подключен к входу чтени  записи блока пам ти, п тый выход блока задани  режимов соединен

Description

со счетным входом счетчика адреса и входом запрета обращени  блока пам ти .

2. Анализатор по п.1, о т л и чающийс  тем, что блок задани  режимов содержит четьфе триггера, два одновибратора, четьфе элемента И, три элемента ШШ, элемент НЕ и генератор импульсов, выход которого соединен с первым входом первого элемента И, второй вход которого подключен к выходу первого триггера, единичный вход которого соединен с входом первого одновибратора и  вл етс  первым входом блока, выход первого одновибратора соединен с нулевыми входами второго и третьего триггеров, первым входом первого элемента ИЛИ и через элемент НЕ с третьим входом первого элемента И и  вл етс  третьим выходом блока, выход первого элемен-.. та ИЛИ подключен к нулевому входу четвертого триггера, информационный вход которого  вл етс  четвертым входом блока, синхровход блока соединен с первым входом второго элемента И и .пр мым выходом второго триггера, инверсный выход которого соединен с синхровходом третьего триггера, первыми входами третьего .и четвертого элементов И и  вл етс  четвертым выходом блока, второй вход третьего элемента И  вл етс  вторым входом блока, выход третьего, элемента И  вл етс  вторым входом блока, выход третьего элемента ИЛИ соединен с нулевым входом первого триггера и вторым входом первого элемента ИЛИ, выход первого элемента И св зан со счетным входом второго триггера и с вторыми входами второго и четвертого элементов И, выходы которых подключены к первым входам соответственно второго и третьего элементов ИЛИ, вторые входы которых объединены и подключены к выходу второго одновибратора , а выходы  вл ютс  соответственно п тым и вторым вькодами блока, выход четвертого триггера соединен с информационным входом третьего триггера и  вл етс  первым выходом блока выход третьего триггера соединен с третьим входом четвертого элемента И, вход второго одновибратора  вл етс  третьим входом блока.

1

Изобретение относитс  к вычислительной технике и предназначено дл  локализации неисправностей цифровых схем по методу сигнатурного анализа.

Целью изобретени   вл етс  повышение точности,

На фиг о 1 приведена блок-схема параллельного сигнатурного анализатора , на фиг.2 - схема блока задани  режимов-, на фи.З - временные диаграммы работы анализатора.

Анализатор содержит группу 1 элементов И, первую И и вторую 3 группы сумматоров по модулю два, t -pasр дный регистр 4, блок 5 индикации, р-разр дньй регистр 6, блок 7 пам ти , блок 8 задани  режимов, счетчик 9 адреса.

Блок 8 задани  режимов содержит генератор 10 импульсов, элемент И 11 триггер 12, одновибраторы 13 и 14,

элементы И 15, элемент НЕ 16, элемент ШШ 17, триггеры 18 и 19, элементы И 20 и 21, триггер 22, элементы ИЛИ 23 и 24.

Анализатор имеет три основных режима, режим начальной установки состо ни  регистров и пам ти, режим формировани  сигнатуры с -разр дных последовательностей (рабочий режим) и режим выдачи на индикацию состо ни  регистров и пам ти. Режимы работы задаютс  соответствующими сигналами с выходов блока 8,

Устройство работает следук цим образом .

В начальном режиме блок 8 вьфабатьшает начальный сигнал Уст.О, который устанавливает в нулевое состо ние счетчик 9 адреса и регистры 4 и 6. Начина  с первого такта, блок 8 вырабатывает последовательности из 311 двух импульсов Чт/Зп и 41, поступающих соответственно на вход управлени  чтением - записью блока 7 и одновременно на счетный вход счетчика 9 адреса и на вход запрета обращеВИЯ блока 7. В каждом такте, начина  с нулевой  чейки, нулевое содержимое регистров 4 и 6 передаетс  в блок 7 пам ти (при нулевом значении сигналов Чт/Зп и +1), после чего содержимое счетчика 9 адреса увеличиваетс  на единицу (по переднему фронту импульса +1) и нулева  информации записьшаетс  в следующую  чейку блока 7 пам ти. Режим начальной установки регистров и пам ти заканчиваетс  на т-м такте, где щ- число  чеек блока 7 пам ти, когда с выхода счетчика.9 на четвертый вход блока 8 поступает сигнал переполнени  счетчика . Состо ние информационных входов анализатора в режиме начальной установки безразлично, так как изменени  состо ни  регистров 4 и 6 в первые fh тактов работы не происходит. Сигнал переполнени  счетчика 9 адреса переводит анализатор в рабочий, режим. В рабочем режиме анализатор работает следующим образом. На выходе блока 8 задани  режимов по вл етс  единичный сигнал Разрешение приема, разрешающий прохождение входных сигналов на первые входы первой группы 2 сумматоров по модулю 2. На вторые входы этого блока поступают сигналы с выходов ( -разр дного регистра 4 пам ти. Результат суммировани  поступает на входы второй группы 3 сумматоров по модулю два, где вновь суммируетс  с содержимым нулевой  чейки блока 7 пам ти (при единич ном значении сигнала Чт/Зп). По переднему фронту импульса синхронизации , поступающего на входы регистров 4 и 6, информаци  с выходов второй группы 3 сумматоров по модулю 2 и с выходов f старших разр дов с -разр дного регистра 4 пам ти заноситс  соответственно в регистры 4 и 6. При ч переходе сигнала Чп/Зп из 1 в О сод ьржимое младших разр дов регистра 4 и регистра .6 передаетс  соотвеТ ственно в с,-г старших разр дов и yv младших разр дов нулевой  чейки блока 7 пам ти. При поступлении сигнала +1 содержимое счетчика 9 адреса увеличиваетс  на единицу. Единичное значение сигнала +1 в то же 3 врем   вл етс  сигналом запрета ооращени  к блоку 7 пам ти, поэтому новый цикл работы анализатора начинаетс  после изменени  сигнала +1 из 1 в О, а сигнала Чт/Зп из О в 1, По этому сигналу информаци  считьшаетс  уже из следуклцей (первой)  чейки блока 7 пам ти . С помощью групп 2 и 3 сумматоров по модулю два эта информаци  вновь суммируетс  с предьщущим состо нием регистра 4 и новыми значени ми входных сигналов (значени  сигналов на входе анализатора измен ютс  под действием импульсов синхронизации , управл ющих выработкой контролирующих воздействий дл  тестируемой схемы). Далее работа анализатора повтор етс . В течение m тактов работы обновл етс  содержимое всех m  чеек блока 7 пам ти. Затем счетчик 9 йдреса сбрасываетс  в ноль, и начинаетс  новый цикл работы анализатора. В каждом такте работы значени  с входных сигналов суммируютс  по модулю два с содержимым -разр дного регистра 4 и с содержимым некоторой i-й  чейки блока 7 пам ти, результат суммировани  записьшаетс  в регистр 4, значени  г старших разр дов регистра 4 передаютс  в регистр 6 и, наконец, в i-ю  чейку блока 7 пам ти на место старших разр дов записываютс  новые состо ни  младших разр дов регистра 4, а на место младших разр дов - предьщущие состо ни  г старших разр дов этого регистра, которые ранее были переданы в г-разр дный регистр 6, после чего содержимое счетчика 9 адреса увеличиваетс  иа единицу (по модулю m). Работа анализатора в рабочем режиме заканчиваетс  на некотором N-м такте, где N- длина входной последовательности , равна  числу импульсов синхронизации. Сигналом, определ ющим момент завершени  работы анализатора в рабочем режиме,  вл етс  внешний сигнал Стоп. Состо ние регистра 4 и - чеек блока 7 пам ти, определ ющее сигнатуру входных последовательностей - результат воздействи  на анализатор (-разр дного входного потока данных длины К- вьшодитс  из анализатора через блок 5 в режиме индикации. В этом . режиме управление чтением информации иа блока 7 пам ти осуществл етс  подачей внешнего сигнала Чтение пам ти ., например5 с помощью кнопки, как показано на фиг.2. При каждом нажатии этой кнопки происходит занесение информации с выходов второй группы 3 сумматоров по модулю два в регистр 4 и вывод результата суммировани  - содержимого л-й  чейки пам ти и предьщущего состо ни  регистра 4 - на блок 5.индикации, одновременно содерjKHMoe счетчика 9 адреса увеличиваетс  на единицу Спо модулю т), Дп  считьша ш  содержимого в.ех m  чеек блока 7 пам ти сигнал Чтение пам ти следует подать (п раз. До поступлени  первого сигнала Чтение пам ти на индикацию вьшодитс  конечное состо ние регистра 4, которое так же как и состо ние блока 7, определ ет сигнатуру входного потока данных. В режиме индикации нулевое значени сигнала Разрешение приема запрещает прохождение входных сигналов на входы первой группы 2 сумматоров по модулю два, тем самым исключаетс  их вли ние на конечное состо ние анализатора , сформированное за N тактов его работы в рабочем режиме. Дл  возобновлени  работы анализатора с новым потоком данных служит сигнал котормй переводит ана лизатор в режим начальной установки регистров и пам ти и по прошествии да тактов - в основной рабочий . Блок 8 задани  режимов работает следующим образом. По сигналу Пуск триггер 12 устанавливаетс  в единичное состо ние запускаетс  одновибратор 13s формирующий выходной сигнал Уст.О. Сигналом с выхода одновибратора устанав ливаютс  в исходное состо ние триггеры 18 и 22, а также триггер 19 че рез элемент ИЛИ 17. По окончании сиг нала Уст.О с помощью элемента НЕ 1 подключенного к выходу одновибратора 13s формируетс  единичный потенциал на входе элемента И 15, разрешающий прохойодение тактовьгх импульсов от ге нератора 10 импульсов на счетный вхо триггера 18..Тем самым инициируетс  начальньы режим работы устройства контрол . Значение сигнала Разрешение приема, снимаемого с единичного выхода триггера 19, в этом режиме равно 0. Такое же значение имеет сиг нал на в.ыходе триггера 22, управл ю ..щего вьфаботкой импульсов синхрониза ции, в результате чего на выходе блока 8 вырабатываетс  только две последовательности управл ющих сигналов Чт/Зп и +1. Так происходит до тех пор, пока на входе блока не по витс  опережающий сигнал Переполнение счетчика адреса. Он возникает, когда состо ние счетчика 9 адреса соответствует адресу последней (т-1)-й  чейки Блока 7 пам ти, а сигнал +1 на его входе переключаетс  из 1 в 0. Под действием этого сигнала по переднему фронту импульса на единичном выходе счетного триггера 18 триггер 19 переключаетс  в единичное состо ние, формиру  на своем выходе единичный сигнал Разрешение, приема и фиксиру  тем самым переход устройства в рабочий режим. В рабочем режиме по переднему фронту импульса на нулевом выходе триггера 18 (сигнал Чт/Зп) единица из триггера 19 передаетс  в триггер 22, разреша  тем самым выработку синхронизирующей последовательности импульсов. Таким образом, в рабочем режиме блоком 8 вырабатьшаютс  три последовательности управл нщих сигналов Чт/Зп, Синхронизаци  и +1. Переход анализатора из рабочего режима в режим индикации осуществл етс  по внешнему сигналу Стоп. При совпадении этого сигнала с единичным значением сигнала Чт/Зп триггеры 12 и 19 устанавливаютс  в нулевое состо ние, и вьфаботка управл ющих импульсов на выходе блока 8 прекращаетс . Значение сигнала Чт/Зп на нулевом выходе триггера 18 равно 1, что соответствует режиму чтени  информации из блока 7. Управление работой анализатора в режиме индикации осуществл етс  путем подачи сигнала Чтение пам ти. При этом происходит запуск одновибратора 14, который формирует одиночный импульс, поступающий одновременно на входы блока элементов ИЛИ 23 и 24. В результате на выходах блока 8 одновременно вырабатываютс  два сигнала Синхронизаци  и +1. По переднему фронту этих сигналов происходит занесение информации в регистр А и изменение содержимого счетчика 9 адреса . Выбор параметров t f и m, определ ющих конкретную реализацию предложенного анализатора, может быть произведен с помощью таблицы, в ко рой значени  р и соответствуют показател м степени примитивного х рактеристического полинома Х +1, описывающего работу устройства а значени  fn и г- соответственно равны целой части и остатку от делени  р на , : m р /, г р- тс,. Я Р m г

«

Ш

MZ

8 РЛ

(

Синх, Стоп

Уст. О

fr/Зл

„ Чтение г

// f7aMffmu

1±

7 7 Z

2

6

И Л

г

П-Г

Адр

4m/3f)flP

i-/ /7

Фи.7 Повышенна  точность предложенного устройства обуслорлеИа малой веро тностью пропуска. ошибок произвольной кратности, котора  равна р 2.-Р . Например, при , Р 39 Poi,,-1,8. 10-1, а при РОШ л 4,1.10-25 . Дополнительные затраты оборудовани , идущие на реализацию столь больших значений параметра Р , исчисл ютс  небольшим числом микросхем, требующихс  дл  построени  блока 7 пам ти, регистра 6 и счетчика 9 адреса. Например , при и Р 105 дополнительны затраты состо т из двух микросхем К155РУ2, одной микросхемы К155ТМ2 и одного элемента К155ИЕ7.

70

If

r0J

Г2

;/

Г

- 23

23 /7

20

78

-

- 2f2f

Ч1Л/ЗП

Раз/}еш. приема

/7ереполм.

cv.adp.

27

22

19

- Уст. О

Фиг. 2 Режим Разреш. W Уст. О -ТТ. Чт/Зп шакт2такт...т начальной OinnjTJiJTnjinmirinjinjTJb Режим Pafavuu режим индикации rLJl-TL-JT так/л2тант...Мтант Фиг.З

Claims (2)

1. ПАРАЛЛЕЛЬНЫЙ СИГНАТУРНЫЙ АНАЛИЗАТОР, содержащий блок задания режимов, -разрядный регистр, где (^-разрядность входной информации, блок индикации, входы которого подключены к выходам (^-разрядного регистра, первую и вторую группы сумматоров по модулю два, группу элементов И, первые входы которых являются информационными входами анализатора, а выходы подключены к первым входам сумматоров по модулю два первой группы, первый выход блока задания режимов соединен с вторыми входами группы элементов И, отличающийся тем, что, с целью повышения точности, он содержит блок памяти, г - разрядный регистр (г<(0 и счетчик адреса, разрядные выходы которого подключены к адресным входам блока памяти, информационные входы ^-разрядного регистра соединены соответственно с выходами старших г разрядов (^-разрядного регистра, выходы младших (с^-г) разрядов которого подключены к старшим Ц-r) информационные входам блока памяти, младшие Г информационных входов которого соединены соответственно с выходами Г-разрядного регистра, выходы блока памяти подключены к соответствующим первым входам сумматоров по модулю два второй группы, вторые входы которых соединены с выходами соответствующих сумматоров по модулю два первой группы, выходы сумматоров по модулю два второй группы подключены к соответствующим информационным входам (^-разрядного регистра, выходы которого соединены с соответствующими вторыми входами сумматоров по модулю два первой группы, первый,второй и третий входы блока задания режимов являются соответственно входами Пуск, Останов и Чтение памяти анализатора, четвертый вход блока задания режимов подключен к выходу переполнения счетчика адреса, второй выход блока задания режимов подключен к синхровходам ^-разрядного и г-разрядного регистров, третий выход блока задания режимов·подключен к установочным входам (^-разрядного и г-разрядного регистров и счетчика адреса, четвертый выход блока задания режимов подключен к входу чтения записи блока памяти, пятый выход блока задания режимов соединен со счетным входом счетчика адреса и входом запрета обращения блока памяти.

2. Анализатор по п.1, о т л и чающийся тем, что блок задания режимов содержит четыре триггера, два одновибратора, четыре элемента И, три элемента ИЛИ, элемент НЕ и генератор импульсов, выход которого соединен с первым входом первого элемента И, второй вход которого подключен к выходу первого триггера, единичный вход которого соединен с входом первого одновибратора и является первым входом блока, выход первого одновибратора соединен с нулевыми входами второго и третьего триггеров, первым входом первого элемента ИЛИ и через элемент НЕ с третьим входом первого элемента И и является третьим выходом блока, выход первого элемен-.. та ИЛИ подключен к нулевому входу четвертого триггера, информационный вход которого является четвертым входом блока, синхровход блока соединен с первым входом второго элемента И и .прямым выходом второго триггера, ин версный выход которого соединен с синхровходом третьего триггера, первыми входами третьего .и четвертого элементов И и является четвертым выходом блока, второй вход третьего элемента И является вторым входом блока, выход третьего, элемента И является вторым входом блока, выход третьего элемента ИЛИ соединен с нулевым входом первого триггера и вторым входом первого элемента ИЛИ, выход первого элемента И связан со счетным входом второго триггера и с вторыми входами второго и четвертого элементов И, выходы которых подключены к первым входам соответственно второго и третьего элементов ИЛИ, вторые входы которых объединены и подключены к выходу второго одновибратора, а выходы являются соответственно пятым и вторым выходами блока, выход четвертого триггера соединен с информационным входом третьего триггера и является первым выходом блока выход третьего триггера соединен с третьим входом четвертого элемента И, вход второго одновибратора является третьим входом блока.

ί