SU1539973A1 - Формирователь импульсных последовательностей - Google Patents

Abstract

Изобретение относитс  к автоматике, цифровой технике и измерительной технике и может быть использовано дл  формировани  точных временных интервалов с помощью импульсных последовательностей. Целью изобретени   вл етс  повышение точности формировани  импульсных последовательностей. Устройство содержит генератор 1 опорной частоты, двоичный счетчик 2, блок 3 сравнени  кодов, регистр 4 пам ти, сумматор 6 и программный блок 5. Введение в формирователь импульсных последовательностей генератора 7 сдвинутых последовательностей, переключател  8, D - триггеров 9-12, мультиплексора 13 позвол ет повысить точность временной установки импульсов в последовательности до половины периода опорной частоты. 2 ил.

Description

Изобретение относитс  к импульсной технике и может быть использовано в измерительных приборах, устройствах автоматики, радиолокации и радионавигации, в частности дл  формировани  точных временных интервалов с помощью импульсных последовательностей .

Целью изобретени   вл етс  повы- шение точности формировани  импульсных последовательностей.

На фиг, 1 представлена функциональна  схема формировател  импульсных последовательностей; на фиг. 2 - временные диаграммы, по сн ющие принцип его работы.

Формирователь импульсных последовательностей содержит (фиг„ 1) генератор 1 опорной частоты, двоичный счетчик 2, блок 3 сравнени  кодов, регистр Ц пам ти, программный блок 5, сумматор 6, генератор 7 сдвинутых последовательностей, переключатель 8, D-триггеры и мульти- плексор 13« Выход генератора 1 соединен с входом генератора 7, выходы генератора 7 подключены к входам переключател  8, выход которого подсоединен к тактовому входу двоичного счетчика 2, выходы (N-2) счетчика 2 подключены к первой группе входов блока 3 сравнени  кодов, втора  группа входов которого соединена с (N-2) старшими разр дами N-разр дного регистра , два младших выходных разр да (первый и второй) регистра k подключены к адресным входам (соответственно , нулевому и первому) мультиплексора 13. Все N выходов ре- гистра k подключены к первой группе входов сумматора 6, втора  группа (разр дностью N) входов которого соединена с выходами программного блока 5. Выходы сумматора 6 (N разр дов) соединены с входами регистра Ь, выход блока 3 сравнени  кодов соединен с информационными входами триггеров 9 и 10, выход (пр мой) триггер 9 соединен с информационными входами триггеров 11 и 12, тактовые входы триггеров соединены соответственно с первым-четвертым выходами генератора 7, пр мые выходы триггеров соединены соответственно с первым-четвертым информационными входами мультиплексора 13, инверсный выход триггера 12 подключен к входу программного блока 5. Выходной шиной

.

Q Q 5

5

устройства  вл етс  выход мультиплексора 13

Генератор 1 формирует меандровый сигнал.

Переключатель 8 имеет организацию х1, т„е0 осуществл ет коммутацию одной из четырех линий с выходной линией о Этот переключатель позвол ет учесть реальные задержки распространени  сигналов, завис щие от типа примен емых интегральных схем при конкретной реализации устройства

Регистр 4  вл етс  синхронным регистром пам ти, запись информации в него осуществл етс  по поступлении переднего фронта сигнала, поступающего на вход синхронизации.

Двоичный счетчик 2 и блок 3 сравнени  кодов имеют разр дность N-2, a программный блок.5, регистр пам ти k и сумматор 6 - разр дность N.

Генератор 7 при подаче на его вход меандрового сигнала формирует на своем выходе четыре сдвинутые (на половину периода тактового сигнала) последовательности (две пр мые, две инверсные ) „ Перва  из четырех последовательностей выбираетс  условно, так как все они равноценны и циклически взаимозамен емы.

Программный блок 5 предназначен дл  задани  кодов временных интервалов между импульсами в формируемых последовательност х и может состо ть , например, из двоичного счетчика, работающего по переднему фронту сигнала синхронизации, и посто нного запоминающего устройства (ПЗУ)„

Формирователь импульсных последовательностей работает следующим образом

С выхода генератора 1 сигнал опорной частоты (фиг. 2, а) поступает на вход генератора 7 сдвинутых последовательностей , который формирует импульсные последовательности (фиг. 2, б, в, г, д), сдвинутые по фазе на 1/2 периода тактовой частоты (фиг.2, а).

Одна из последовательностей, например перва ,поступает на тактовый вход счетчика 2„ С выхода счетчика 2 динамически мен ющийс  двоичный (N-2)-разр дный код поступает на блок 3 сравнени  кодов,, С другой стороны на этот блок поступает статический двоичный также (N-2)-разр дный код с выхода регистра +. В момент совпадени  этих кодов на выходе блока 3 сравнени  кодов по вл етс  импульс.

Импульс (фиг. 2, е) имеет длительность , равную двум периодам опорной частоты, и некоторую задержку относительно фронта первой последовательности ,  вл ющейс  тактовым сигналом дл  счетчика 2. Эта задержка складываетс  из задержек в счетчике 2 и блоке 3 сравнени  кодов и зависит от типа используемых микросхем.

Пусть эта задержка tj (фиг. 2, е) такова, что передний фронт первой последовательности попадает приблизительно в середину импульса с выхода блока 3 сравнени  кодов. При этом триггеры 9 и 10 (фиг. 2, ж, з) осуществл ют надежную временную прив зку импульса к передним фронтам соответственно первой и второй импульсных последовательностей , поступающих на тактовые входы этих триггеров.

Импульс с выхода триггера 9 далее поступает на информационные входы триггеров 11 и 12, которые также осуществл ют надежную фиксацию временного положени  импульса (фиг, 2, и, к) по передним фронтам соответственно третьей и четвертой импульсной последовательности с выходов генератора 7

Следующими (после окончани  импульса с выхода блока 3 сравнени  кодов) передними фронтами импульсных последовательностей с выходов генератора 7 триггеры 9-12 сбрасываютс  в исходное нулевое состо ние, так как на их информационных входах к этим моментам единичный сигнал уже отсутствует.

В результате один импульс с выхода блока 3 сравнени  кодов (фиг. 2, е) . оказываетс  расщепленным на четыре импульса (фиг. 2, ж, з, и, к), сдвинутые по фазе на половину периода опорной частоты один относительно

другого.

Задачу выбора из четырех импульсов одного, соответствующего заданному временному интервалу, выполн ет мультиплексор 13. Кодова  комбинаци  на его адресных входах определ ет номер информационного входа, сигнал которого передаетс  на выход мультиплексора ,, Импульс с выхода мультиплексора 13 поступает на выходную шину устройства и  вл етс  выходным импульсом формировател .

Импульс с инверсного выхода триггера 12 (фиг„ 2, л) подаетс  на вход

0

5

0

5

синхронизации регистра fl и на вход программного блока 5

По переднему фронту згого импульса в регистр записываетс  двоичный код, который определ ет временное положение очередного формируемого импульса о

Двоичный код, записываемый в регистр k, образуемс  с помощью сумматора 6. На первую группу входов сумматора подаетс  код предыдущего импульса с выхода регистра , Этот код определ ет временное положение импульса с момента естественного об нулени  счетчика 2, На другую группу входов сумматора поступает код с программного блока 5-. Этот код определ ет величину формируемого временно го интервала между соседними импульсами. На выходе сумматора 6 образуетс  двоичный ксп. который задает временное рассто ние от момента естественного обнулени  счетчика 2 до момента формировани  очередного импульса на выходе устройства о

Смена кода на выходах программного блока 5 (фиг. 2, м) происходит также в результате прихода переднего фронта сигнала с инверсного выхода триггера 12 (фиг. 2. л).

Таким образом, с помощью импульса с выхода триггера 12 в регистр А записываетс  код временного положени  очередного формируемого импульса, а на выходах программного блока 5 выс тавл етс  код уже следующего за формируемым временного интервала

Причем переключение каналов мультиплексора 13 осуществл етс  сразу после смены кода на выходе регистра k, т.е. в тот момент, когда все импульсы на информационных входах мультиплексора 13 уже закончились. На информационных входах мультиплексора 13 сигналы отсутствуют, все входы имеют состо ние логического нул , поэтому переключение каналов не пои- водит к по влению ложных импульсов на его выходе и, следовательно, не вносит сбоев в работу формировател  импульсных последовательностей.

Задержки распространени  в счетчике 2 и блоке 3 сравнени  кодов привод т к по влению посто нной задержки

0

0

5

0

5

tj (фиг. 2, е) между передним фронтом первой последовательности и импульсом на выходе блока 3 сравнени - кодов. В зависимости от типа примен емых микросхем эта задержка может быть различна. В том случае (фиг.2,н) если задержка окажетс  равной или близкой к двум периодам опорной частоты Т0 (фиг. 2, а), могут возникнуть сбои в работе триггера 9 (ввиду совпадени  передних фронтов первой последовательности и импульса с выхода блока 3 сравнени  кодов). В этом случае следует помен ть импульсную последовательность , поступающую на вход счетчика 2 через переключатель 8, таким образом (фиг. 2, о), чтобы передний фронт первой последовательности вновь оказалс  примерно посередине импульса с выхода блока 3 сравнени  кодов. В данном случае (фиг. 2, о) на вход счетчика 2 через переключатель 8 следует подать четвертую импульсную последовательность. После этого дальнейшее фазовое расщепление будет проходить, как обычно (фиг. 2, п, р, с, т).

Таким образом, введение в формирователь импульсных последовательностей генератора сдвинутых последовательностей , четырех D-триггеров, переключател  и мультиплексора позвол ет повысить точность формировани  временных интервалов до половины периода опорной частоты.

Программный блок работает следующим образом

В ПЗУ записаны двоичные коды, величина которых определ ет длительность временных интервалов между импульсами . Пор док записи кодов по возрастающим адресам соответствует пор дку следовани  временных интервалов в выходной последовательности.

Импульсы с инверсного выхода триггера 12, поступа  на тактовый вход счетчика в программном блоке, переключают адреса запоминающего устройства . В результате этого программный блок 5 последовательно выставл ет на своих выходах N-разр дные параллельные двоичные коды, соответствующие временным интервалам между импульсами в последовательности.

Выходна  импульсна  последовательность при такой реализации программного блока будет циклически повтор тьс .

5

0

5

0

5

0

5

0

В данном устройстве повышена надежность при том же быстродействии за счет того, что без потерь в,точности частота опорного генератора уменьшаетс  вдвое, а частота, поступающа  на двоичный счетчик, - в четыре раза, В результате значительно улучшаютс  и услови  работы многоразр дных блоков - двоичного счетчика и блока сравнени  кодов, которые обычно  вл ютс  источниками сбоев при работе на частоте, близкой к граничной.

Claims (1)

1. Формула изобретени 

   Формирователь импульсных последовательностей , содержащий генератор опорной частоты, двоичный счетчик, выходы которого соединены с первой группой входов блока сравнени  кодов , втора  группа входов которого подключена к выходам регистра пам ти и к первой группе входов сумматора, втора  группа входов которого подключена к выходам программного блока, выходы сумматора соединены с разр дными входами регистра пам ти, отличающийс  тем ,что, с целью повышени  точности формировани , в него дополнительно введены переключатель , первый, второй, третий и четвертый D-триггеры, мультиплексор и генератор сдвинутых последовательностей , вход которого подключен к выходу генератора опорной частоты, а выходы генератора сдвинутых последовательностей соединены соответственно через переключатель с входом двоичного счетчика и с С-входами и первого , второго, третьего и четвертого D-триггеров, D-входы первого и второго D-триггеров подключены к выходу блока сравнени  кодов, D-входы третьего и четвертого D-триггеров пбд- ключены к пр мому выходу первого D-триггера, пр мые выходы D-триггеров подключены к информационным входам мультиплексора, адресные входы которого соединены с первым и вторым выходами младших разр дов регистра пам ти, вход которого соединен с входом программного блока и с инверсным выходом четвертого триггера.

   Фиг. 2