SU1660004A1 - Устройство для контроля микропроцессора - Google Patents

Description

Изобретение относится к цифровой вычислительной технике, в частности к устройствам для проверки больших интегральных схем микропроцессорных наборов. Цель изобретения - повышение достоверности контроля. Устройство содержит блок 1 задания режимов, блок 2 формирования начального адреса и запуска программы обмена, задающий генератор 3, блок 4 управления

обменом, счетчик 5, формирователи 6, 7 тестовых последовательностей, формирователь 8 тактовых импульсов, регистр 9. блок 10 шинных формирователей, эталонный блок 12, блок 13 сравнения и регистр 14 индикации. В процессе контроля на объект контроля 11 и эталон 12 подаются тестовые программы, получаемые путем раздельной генерации кодов команд в формирователе 6 тестовых последовательностей, а адресов и данных - в формирователе 7 тестовых последовательностей. Сигналы управления, подаваемые на объект 11 контроля и эталон 12, формируются блоком 4 управления обменом. Протокол обмена по шинам объекта контроля 11 и эталона 12 выбирается блоком 2 формирования начального адреса запуска программы обмена по слову состоянию блока 12 эталона. Режим работы формирователей 6 и 7 тестовых последовательностей выбирается кодами на входах 17 и 18 устройства. 3 з. п. ф-лы, 9 ил.

Изобретение относится к цифровой вычислительной технике, в частности к устройствам для проверки больших интегральных схем (БИС), и может быть использовано для тестового контроля БИС микропроцессорных наборов.

Цель изобретения - повышение достоверности контроля.

Нафиг. 1 представлена структурная схема устройства: на фиг. 2 - схема блока задания режимов: на фиг. 3 - схема блока формирования начального адреса и запуска программы обмена; на фиг. 4 - схема блока управления обменов; на фиг. 5 - схема формирователей тестовых последовательностей; на фиг. 6 - схема блока сравнения; на фиг. 7 - схема регистра индикации; на фиг.

8 - временные диаграммы работы устройства; на фиг. 9 - временные диаграммы работы формирователей тестовых последовательностей.

Устройство для контроля микропроцессора (фиг. 1) содержит блок 1 задания режимов. блок 2 формирования начального адреса и запуска программы обмена, зада- ^; ющий генератор 3, блок 4 управления обменом, счетчик 5, формирователи 6,7 тестовых последовательностей, формирователь 8 тактовых импульсов, регистр9. блок 10 шинных формирователей, контролируемый микропроцессор 11. эталонный блок 12, блок 13 сравнения, регистр 14 индикации, вход пуска.15, вход останова 16, группы 17. 18 выходов выбора вида тестовой последова1660004 А1

3

1660004

4

тельности первого и второго формирователей тестовых последовательностей.

Блок 1 задания режимов предназначен для выработки управляющих сигналов, инициирующих и завершающих процесс контроля. Блок 1 задания режимов(фиг. 2)содержит элемент ИЛИ 19 и триггер 20 пуска.

Блок 2 формирования начального адреса и запуска программы обмена предназначен для выработки начальных адресов и запуска программ обмена. При подаче на вход блокировки обмена блока 2 формирования начального адреса и запуска программы обмена сигнала начальной установки на выходе начального адреса бло- 15 ка 2 вырабатывается начальный адрес программы установки объекта контроля 11 и эталона 12 в исходное состояние, а на выходе "Чтение начального адреса” блока 2 сигнал запуска соответствующей програм- 20 мы. В процессе контроля блок 2 в зависимости от сигналов на управляющих выходах и двунаправленных входах-выходах эталона 12 формирует начальные адреса программ, обеспечивающие реализацию требуемого 25 протокола (алгоритма) обмена.

На фиг. 3 представлена схема блока 2 формирования начального адреса и запуска программы обмена применительно к проверке БИС микропроцессора КР580ИК80. Блок 2 формирования начального адреса и запуска программы обмена содержит первый и второй одновибраторы 21 и 22, преобразователь кодов 23, элемент И 24, элемент ИЛИ 25.

Одновибратор 21 предназначен для выработки на выходе отрицательного импульса. Импульс вырабатывается при изменении управляющего сигнала на входе одновибратора (0 -*1). Длительность им- дд пульса определяется числом тактов, необходимых для установки объекта контроля 11 и эталона 12 в исходное состояние (для БИС КР580ИК80 - не менее четырех тактов). Отрицательный импульс с выхода одновибра- 45

тора 21, поступая на вход разрешения
		Вход преобразователя	кодов
V				О
0	X	X	X	X	X
1	0	1	0	0	0
1	0	1	0	0	0
1	0	0	0	0	0
1	0	1	1	0	0
1	0	0	1	0	0
1	0	1	0	0	0
1	0	0	0	0 .	1
1	1	1	0	0	0
1	0	1	0	1	0
1	1	1	0	1	0

преобразователя 23 кодов и на первый вход элемента И 24, логически отключает блок 2 формирования начального адреса и запуска программы обмена от эталона 12 на время, 5 необходимое для установки эталона 12 в исходное состояние.

Одновибратор 22 предназначен для выработки на выходе положительного импульса, длительность которого совпадает с 10 длительностью сигнала 5ΥΝ0 на управляю; щем выходе БИС микропроцессора КР580ИК80. Импульс вырабатывается при изменении управляющего сигнала на входе формирователя 0 -»1.

Преобразователь 23 кодов предназначен для преобразования слова - состояния БИС микропроцессора в начальный адрес программы, реализующий соответствующий данному слову состояния протокол обмена. В частности, микропроцессор КР580ИК80 имеет 10 машинных циклов. Каждому циклу соответствует свой протокол (алгоритм) обмена, каждый протокол обмена реализуется соответствующей программой из блока 4 управления.

Начальный адрес конкретной программы обмена формируется на выходе преобразователя 23 кодов в зависимости от слова 30 состояния эталона 12 (вход ϋ) и от значения сигнала на входе разрешения.

Обозначим через А1, А2.....А10 начальные адреса соответствующих программ обмена. обеспечивающие реализацию 35 протоколов обмена.

Например, А1 - начальный адрес программы, соответствующей машинному циклу ΜΙ: А2 - начальный адрес программы, соответствующей циклу чтения из ЗУ и т. п. Через АО обозначим начальный адрес программы установки объекта контроля 11 и эталона 12 в исходное состояние.

Тогда таблица истинности комбинационной схемы преобразователя 23 кодов

имеет вид (х - с нала).	1взразличное значение сиг-
X	X	X	Выход преобразователя кодов АО
1	0	1	А1
0	0	1	А2
0	0	0	АЗ
0	0	1	А4
0	0	0	А5
0	1	0	А6
0	0	0	• А7
1	0	0	А8
0	0	1	А9
1	0	0	А10

5

1660004

6

В частности, преобразователь 23 кодов может быть реализован в виде программируемой логической матрицы КР586РТ1 (16 входных, 8 выходных сигналов) либо в виде ПЗУ К3556РТ6 ППЗУ К541РТ2 и др.

Информационный вход ϋ преобразователя 23 кодов является информационным входом блока 2 формирования начального адреса и запуска программы обмена, а выходы преобразователя 23 кодов - выходом начального адреса блока 2 формирования начального адреса и запуска программы обмена.

Элемент И 24 и элемент ИЛИ 25 предназначены для формирования сигнала "Чтение начального адреса" блока 2. Второй вход элемента И 24 является входом "Чтение слова состояния” блока 2, указывающим на то, что по двунаправленным входам/выходам эталона 12 выдается слово - состояние БИС микропроцессора. Выход элемента ИЛИ 25 является выходом "Чтение начального адреса” блока 2 формирования начального адреса и запуска программы обмена.

Задающий генератор 3 предназначен для формирования импульсов, синхронизирующих работу устройства. Импульсы на выходе генератора 3 вырабатываются при условии, что на его управляющем входе поддерживается сигнал логической единицы.

Блок 4 управления обменом предназначен для выработки выходных управляющих сигналов эталона и объекта контроля,' сигналов управления формирователями 6 и 7 тестовых последовательностей, сигналов управления записью в регистр 9, сигналов управления передачей блока 10 шинных формирователей и сигнала управления блоком 13 сравнения. Блок 4 управления обменом (фиг. 4) содержит первый, второй, третий, четвертый и пятый элементы И 26 30, элемент 31 задержки, счетчик 32, блок памяти 33. Группа выходов 33.1 -33.5 блока памяти является группой управляющих выходов блока 4 управления обменом.

Первый элемент И 26 предназначен для формирования сигнала приема в счетчик 32 начального адреса программы управления обменом.

Второй элемент И 27 предназначен для формирования сигнала "+Г в счетчик 32.

Третий, четвертый и пятый элементы И 28, 29 и 30 предназначены для формирования выходных управляющих сигналов блока 4 управления обменом. Выход элемента И 28 является первым, выход элемента И 29 вторым, выход элемента И 30 - четвертым

управляющими выходами блока 4 управления обменом.

Элемент 31 задержки предназначен для задержки синхроимпульсов, поступающих от задающего генератора 3, на время, равное сумме задержек в элементе И 26 (27), счетчике 32, блоке памяти 33. Синхроимпульсы на выходе элемента 31 задержки стробируют сигналы на выходах 33.3, 33.4,

33.5 лишь после завершения процесса чтения из блока памяти 33.

Счетчик 32 предназначен для формирования адресов, по которым осуществляется чтение из блока памяти 33.

Блок памяти 33 предназначен для хранения программ, управляющих обменом с эталоном 12 и объектом контроля 11,атакже формирователями 6, 7 тестовых последовательностей, блоком 10 шинных формирователей, блоком 13 сравнения.

В зависимости от применения предлагаемого устройства блок память 33 может быть выполнен в виде постоянного либо оперативного запоминающего устройства.

При чтении из памяти блока 33 очередного слова сигналы с выходов 33.1 поступают непосредственно на объект контроля 11 и эталон 12, сигнал с выхода 33.2 - непосредственно на блок 10 шинных формирователей, а сигналы с выходов 33.3, 33.4 и 33.5 через элементы И 28, 29 и 30 поступают на входы опроса формирователей 6 и 7 тестовых последовательностей и блока 13 сравнения соответственно. Сигналы, снимаемые с выходов элементов И 28, 29 и 30, имеют длительность, определяемую длительностью синхроимпульсов с выхода элемента 31 задержки,

Счетчик 5 предназначен для подсчета числа тактов формируемой тест-программы,.,

Формирователи 6, 7 тестовых последовательностей предназначены для выработки тестовых последовательностей, подаваемых на двунаправленные входы/выходы объекта контроля 11 и эталона 12.

Формирователь 6(7) тестовых последовательностей (фиг. 5) содержит элемент 34 задержки, счетчик 35, генератор 36 случайных чисел, первый и второй мультиплексоры 37 и 38, блок памяти 39 с выходом 39.1 поля конца теста и выходом 39.2 поля тестов, триггер 40. ·

Элемент 34 задержки предназначен для задержки управляющего сигнала опроса на время записи информации в регистр 9. Роль элемента 34 задержки выполняют паразитные задержки счетчика 35, генератора 36,

Ί

1660004

8

мультиплексоров 37 и 38, блока памяти 39 тестов.

Счетчик 35 тестов предназначен для формирования адресов, по которым выполняется-чтение из блока памяти 39 тестов.

Генератор 36 случайных чисел предназначен для выработки случайных чисел, используемых в качестве тестов или в качестве адресов для обращения к блоку памяти 39. Генератор 36 строится по известным схемам и, в частном случае,может состоять из регистра сдвига с обратными связями через сумматоры по модулю 2. Генератор 36 имеет управляющий вход опроса, сигнал на котором запускает процесс выработки очередного случайного числа.

Первый мультиплексор 37 предназначен для подключения к адресным входам блока памяти 39 выходов счетчика 35 либо генератора 36. Мультиплексор 37 имеет управляющий вход, обеспечивающий необходимый путь передачи информации. Если сигнал на управляющем входе равен "0", к выходу мультиплексора передается информация с выхода счетчика 35. Если же сигнал на управляющем входе равен "1", к выходу мультиплексора передается информация с выхода генератора 36 случайных чисел.

Второй мультиплексор 38 предназначен для подключения к выходу формирователя 6 (7) тестовых последовательностей выхода 39.2 блока памяти 39 либо генератора 36 случайных чисел. Мультиплексор 38 имеет управляющий вход, сигнал на котором определяет выбор источника информации:

"0" - на выход мультиплексора 38 передается информация с выхода генератора 36 случайных чисел;

" 1" - на выход мультиплексора 38 передается информация с выхода 39.2 поля тестов блока памяти 39.

Блок памяти 37 предназначен для хранения тестов, подаваемых на двунаправленные входы/выходы объекта контроля 11 и эталона 12. Признак конца тестов задается "1” в разряде, соответствующем выходу 39.1. Процесс чтения из блока памяти 37 запускается при изменении адреса на его входах. В зависимости от применения предлагаемого устройства блока памяти 39 может быть выполнен в виде постоянного, либо оперативного запоминающего устройства.

Триггер 40 предназначен для хранения признака, конца теста, поступающего с выхода 39.1 поля конца теста. Синхровход триггера 40 является входом опроса формирователя 6(7) тестовых последовательностей,

Формирователь 8 тактовых импульсов предназначен для формирования синхросерий, подаваемых на входы синхронизации объекта контроля 11 и эталона 12. Например, для БИС микропроцессора КР580ИК80 используются две серии синхроимпульсов Ф1 и Ф2. Формирователь 8 реализуется по известной схеме.

Регистр,9 предназначен для хранения слов, поступающих с выходов формирователя 6 или 7 тестовых последовательностей. Сигнал на первом входе управления записью регистра обеспечивает запись в регистр 9 информации с выхода первого формирователя 6 тестовых последовательностей, а сигнал на втором входе управле=ния записью регистра обеспечивает запись в регистр 9 информации с выхода второго формирователя 7 тестовых последовательностей.

Блок 10 шинных формирователей предназначен для подключения регистра 9 либо блока 13 сравнения к двунаправленным входам/ выходам объекта контроля 11 и эталона 12. Если сигнал на управляющем входе блока 10 шинных формирователей равен “О", блок 10 шинных формирователей настраивается на передачу информации от регистра 9 на двунаправленные входы/выходы объекта контроля 11 и эталона 12. Если же сигнал на управляющем входе блока 10 шинных формирователей равен "1". блок 10 настраивается на передачу информации с двунаправленных входов/выходов объекта контроля 11 и эталона 12 на блок 13 сравнения. В частности, блок 10 шинных формирователей может быть реализован, например, на шинных формирователях К589АП16.

Блок 13 сравнения предназначен для сравнения откликов объекта контроля 11 и эталона 12 в моменты времени, определяемые сигналом на его управляющем входе. Блок 13 сравнения содержит (фиг. 6) первую, вторую и третью схемы сравнения 41, 42 и 43, элемент 14 44 и триггер 45 результата. Каждая из схем сравнения 41,42 и 43 предназначена для поразрядного сравнения кода, поступающего по входу А, с кодом, поступающим по входу В. В случае поразрядного совпадения кодов на выходе схемы сравнения появляется значение "1”. В противном случае на выходе схемы сравнения будет "0^й. Результаты сравнения через элемент И 44 поступают на информационный вход, триггера 45 результата. Прием в триггер 45 осуществляется по управляющему сигналу на его синхровходе, который является входом

9

1660004

10

разрешения блока 13 сравнения. Инверсный выход триггера 45 является выходом результата блока 13 сравнения.

Регистр 14 индикации предназначен для отображения результата контроля БИС. Регистр 14 индикации (фиг. 7) содержит элемент НЕ 46, первый и второй триггеры 47 и 48, элемент 49 индикации "Годен", элемент 50 индикации "Не годен". Вход элемента НЕ 46 является входом результата регистра 14 индикации. Вход синхронизации первого триггера 47 является входом синхронизации регистра 14 индикации.

На фиг. 8 использованы следующие обозначения;

тт , Г2.....Те - первый, второй и т. д.

тактовые импульсы;

Ф1, Ф2 - синхросерии на выходах формирователя 5 тактовых импульсов;

РЕ5ЕТ - сигнал на одном из выходов группы выходов поля 33.1 (фиг. 4), подаваемого на управляющий вход установки объекта контроля 11 и эталона 12 в исходное состояние;

5ΥΝΟ - сигнал на управляющем выходе эталона 9, указывающий на то, что по двунаправленным выводам эталона выдается слово состояния БИС микропроцессора;

АО - начальный адрес программы установки объекта контроля 11 и эталона 12 в исходное состояние;

А1 - начальный адрес программы цикла М1 (выборка кода команды);

А2 - начальный ^дрес программы цикла чтения из ЗУ (выборка адресов и данных);

Δί - величина задержки элемента 31 задержки.

Числа у временных диаграмм на фиг. 8 указывают элементы, выходные сигналы которых приведены.

На фиг. 9 использованы следующие обозначения;

- величина задержки элемента 34 задержки;

5о. δί, 5г, 5з - нулевое, первое, и т. д. слова на выходе блока 39 памяти.

Устройство работает следующим образом.

Перед началом работы в блок памяти 33 загружаются программы управления обменом.

В нулевом слоёв блока памяти 33. в разряде, соответствующем выходу 33.2, записывается "1".

Начиная с адреса АО располагается программа установки объекта контроля 11 и талона 12 в исходное состояние, с адреса А1 - программа первого протокола обмена (например* для БИС КР 80ИК80 - программа, выдачи управляющих сигналов цикла

М1); с адреса А2 - программа второго протокола обмена (например, программа выдачи управляющих сигналов при цикле чтения из ЗУ) и т. д. При этом каждому такту задающего генератора 3 соответствует одно слово блока памяти 33. В каждом слове блока памяти 33 в разрядах, соответствующих выходам 33.1, записываются значения входных управляющих сигналов объекта контроля 11 и эталона 12 на рассматриваемом такте; в разряде, соответствующем выходу 33.2, записывается значение, определяющее направление передачи информации через блок 10 шинных формирователей на рассматриваемом такте; в разряде, соответствующем выходу 33.3, записывается значение ”Г'. если на рассматриваемом такте с выхода первого формирователя 6 тестовых последовательностей на двунаправленные входы/выходы объекта контроля 11 и эталона 12 подается тест и "0" в противном случае; в разряде, соответствующем выходу 33.4, записывается "1", если на рассматриваемом такте с выхода второго формирователя 7 тестовых последовательностей на двунаправленные входы/выходы объекта контроля 11 и эталона 12 подается тест и ”0" в противном случае: в разряде, соответствующем выходу 33.5, записывается "1", если на рассматриваемом такте вы•полняется сравнение откликов объекта контроля 8 и эталона 9, й "0" в противном случае.

Число слов каждой программы обмена определяется числом тактов, необходимых для реализации соответствующего протокола обмена. Например, для БИС КР580ИК80 каждый машинный цикл включает до пяти тактов.

.. В память 39 первого формирователя 6 тестовых последовательностей (формирователя 7 тестовых последовательностей) загружается, в зависимости от режима работы формирователя, соответствующая информация, а счетчик 35, генератор 36 случайных чисел и триггер 40 устанавливаются в исходное состояние.

В исходном состоянии в счетчике 5 записано число тактов формируемой тестпрограммы, триггер 20 пуска установлен в "0", в счетчике 32 записан ноль, триггер 45 результата установлен в ”1", триггеры 47 и 48 - в "0" (на фиг. 1-7 устройства загрузки и сброса не показаны). При этом задающий генератор 3 отключен, на выходах блока памяти 33 установилось содержимое нулевого слова. На выходе формирователя 6 тестовых последовательностей установился код команды, а на выходе формирователя 7 тес11

1660004

12

товых последовательностей - адрес или данные.

При этом, поскольку разряд нулевого слова, соответствующий выходу 33.2 (фиг. 4), установлен в ”1", блок 10 шинныхформирователей настроен на прием информации с двунаправленных входов/выходов объекта контроля и эталона. Тем самым исключается влияние выхода регистра 9 на двунаправленные входы/выходы до установки объекта контроля 11 и эталона 12 в исходное состояние. При подаче на вход 15 устройства сигнала пуска триггер 20 пуска (фиг. 2) устанавливается в состояние "1". Сигнал "1" с выхода триггера 20 пуска поступает на входы одновибраторов 21 и

22 (фиг. 3). Одновременно сигнал с прямого выхода триггера 20 пуска поступает на вход задающего генератора 3. Одновибратор 21 (фиг, 3) вырабатывает отрицательный импульс длительностью в случае БИС КР580ИК80 4 такта. Одновибратор 22 вырабатывает одиночный импульс (фиг. 8) длительностью не более одного такта. Одновременно задающий генератор 3 начинает выработку непрерывной последовательности импульсов, а формирователь 8 тактовых импульсов - выработку синхросерий Ф1 и Ф2, которые поступают на входы объекта контроля 11 и эталона 12. Импульсы с выхода задающего генератора 3 поступают на вычитающий вход счетчика 5, уменьшая его содержимое на единицу в каждом такте. Одиночный импульс с выхода одновибратора 21 поступает на вход разрешения V преобразователя 23 кодов. Поскольку ν= 0 и ϋ = 0, на выходе преобразователя

23 кодов устанавливается код АО - адрес начального слова программы установки объекта контроля 11 и эталона 12 в исходное состояние: Одновременно рассматриваемый импульс устанавливает выход элемента И 24 в "0". Таким образом, управляющие входы и двунаправленные входы/выходы эталона 12 логически отключены от выходов блока 2 начального адреса и запуска программы обмена на время установки объекта контроля 11 и эталона 12 в исходное состояние.

Импульсе выхода одновибратора 22 через элемент ИЛИ 25 поступает на вход "Чтение начального адреса" блока 4 управления обменом (фиг. 4). С приходом первого тактового импульса η на выходе элемента И 26 появляется строб, который записывает в счетчик 32 код с его информационного входа, т. е. значение АО. При этом запускается процесс чтения блока памяти 33 и на его выходах 33.1, 33.2, 33.3, 33.4 и 33.5 появляются значения соответствующих разрядов первого слова программы. Сигнал с выходов

33.1 поступают непосредственно на управляющие входы объекта контроля 11 и эталона 12. В случае БИС КР580ИК80 входные управляющие сигналы равны нулю, за исключением сигнала ВЕЗЕТ - установка в исходное состояние. Разряд, соответствующий выходу 33.2, установлен в "1" - чтение с двунаправленных входов/выходов объекта контроля 11 и эталона 12, Разряды, соответствующие выходам 33.3, 33.4 и 33.5, также установлены в "0", поэтому опрос формирователей 6, 7 тестовых последовательностей и сравнение откликов объекта контроля 11 и эталона 12 не выполняются.

К моменту выработки задающим генератором 3 второго тактового импульса на выходе одновибратора 22 установлено значение "0" (фиг. 8). Поэтому на выходе элемента ИЛИ 25 устанавливается "0". Второй тактовый импульс г'г с выхода задающего генератора 3 через элемент И 25 поступает на вход "+ 1" счетчика 32, и его содержимое становится равным' А0+ 1. Из блока памяти 33 считывается следующее слово.

В случае БИС КР580ИК80 рассматриваемое слово совпадает с первым, т. е. на управляющем входе ВЕЗЕТ и во втором такте подается "1".

Аналогичным образом с приходом третьего тактового импульса тз содержимое счетчика 32 становится равным А0+ 2 и из блока памяти 33 считывается очередное слово, которое также поддерживает на управляющем входе ВЕЗЕТ значение "1".

С приходом четвертого тактового импульса тд содержимое счетчика 32 становится равным АО+3 (фиг. 8), из блока памяти 33 считывается следующее слово, которое устанавливает сигнал ВЕЗЕТ равным "0". К этому моменту эталон 12 устанавливается в исходное состояние и на его управляющем выходе 5ΥΝ0 присутствует "0". Одновременно на выходе одновибратора 21 завершается отрицательный импульс и устанавливается значение "0”. Дальнейшая работа устройства определяется сигналами на управляющих выходах эталона 12 и его словом состояния.

К приходу 5-го и 6-го тактовых импульсов Г5 и Тб сигнал 5ΥΝ0 на управляющих выходах эталона равен "0", поэтому выход элемента И 24 и выход элемента ИЛИ 25 установлены в "0”: тактовые импульсы поступают на вход "+1" счетчика 32, который последовательно формирует адреса А0+ 4 и АО+5. Считываемые при этом из блока памя- ¹

13

1660004

14

ти 33 слова не изменяют сигналов на управляющих входах объекта контроля 11 и эталона 12. Тем самым обеспечивается режим ожидания управляющих сигналов с выходов эталона 12.

В промежутке времени между шестым и седьмым тактовыми импульсами те и п эталон 12 устанавливает сигнал 5ΥΝΟ в ^ИГ, указывая на то. что по двунаправленным входам/выходам выдается словосостояние БИС микропроцессора - эталона 12. При этом на выходе элемента И 24 появляется значение "1", которое через элемент ИЛИ 25 (фиг. 3) поступает на вход пуска программы блока 4 управления обменом.

Одновременно слово состояние БИС эталона поступает на информационный вход ϋ преобразователя 23 кодов (фиг. 3). Поскольку на вход разрешения V преобразователя 23 кодов с выхода одновибратора ••21 поступает значение "1”, на выходе преобразователя 23 кодов устанавливается начальный адрес Αΐ программы обмена, соответствующей слову состояния на входе ϋ преобразователя. В случае БИС КР580ИК80 на входе преобразователя 23 будет слово состояния цикла М1 - выборка команды, а на его выходе вырабатывается код А1 - начальный адрес программы обмена для рассматриваемого цикла.

Седьмой тактовый импульс Т7 через элемент И 26 поступает на синхровход счетчика 32 (фиг. 4) и записывает в нем адрес А! Запускается процесс чтения из блока памяти 33, на выходе которого появляется первое слово программы обмена для цикла М! Соответствующие разряды слова с выхода

33.1 поступают на управляющие входы объекта контроля 11 и эталона 12; с выхода

33.2 - на блок 10 шинных формирователей; С выходов 33.3,33.4. 33.5 - на первые входы элементов И 28, 29, 30. Допустим, что разряд. соответствующий выходу 33.5, установлен в "1". После задержки на время Δι тактовый импульс с выхода элемента 31 задержки (фиг. 4) через элемент И 30 поступает на вход разрешения сравнения блока 13 сравнения. При этом в триггере 45 результата (фиг. 6) записывается результат сравнения откликов объекта контроля 11 и эталона 12, вырабатываемый схемами сравнения 41,42 и 43 и элементом И 44. В случае совпадения откликов в триггере 45 результата записывается "1"; в противном случае - "О". При совпадении откликов состояние триггера 45 результата не изменяется и процесс выполнения программы из памяти 33 продолжается.

К моменту прихода восьмого тактового импульса Те эталон снимает сигнал 5ΥΝ0,

поэтому выходы элемента И 24 и элемента ИЛИ 25 установлены в "0". Поэтому восьмой тактовый импульс те через элемент И 27 поступает на вход ’’+Г' счетчика 32, и его содержимое становится равным А1+ ! При этом из блока памяти 33 считывается второе слово программы цикла М1 и на управляющие входы объекта контроля 11 и эталона 12 подаются соответствующие сигналы. Если разряд, соответствующий выходу 33.3, установлен в ”1”, через время Δι тактовый импульс с выхода элемента 28 задержки через элемент И 26 поступает на вход опроса формирователя 6 тестовых последовательностей и на первый вход управления записью регистра 9. При этом код с выхода формирователя 6 тестовых последовательностей записывается в поле кодов операций регистра 9. а в формирователе 6 тестовых последовательностей запускается процесс выработки следующего кода. Задержка сигнала опроса в элементе 34 задержки (фиг. 5) устраняет состязания сигналов на входах регистра 9.

Код из регистра 9 через блок 10 шинных формирователей, который сигналом с выхода 33.2 подключен на передачу с входа на двунаправленные входы/выходы, поступает на объект контроля 11 и эталон 12.

Очередной импульс задающего генератора 3 вновь увеличивает содержимое счетчика 32, которое становится равным А1+ 2, и т. д. до тех пор, пока не завершится выполнение программы цикла М! Далее эталон 12 вновь выставляет слово-состояние и устанавливает сигнал 5ΥΝ0 в "Г*. При этом блок 2 управления обменом вновь формирует начальный адрес соответствующей программы обмена и выдает сигнал запуска программы. Путем установки соответствующих разрядов слов блока памяти 33 в "0” либо в " 1" обеспечивается подача управляющих сигналов на объект контроля 11 и на эталон 12, управление блоком 10 шинных формирователей, опрос формирователей 6 и 7 тестовых последовательностей, разрешение блока 10 сравнения.

В частности, при выдаче эталоном 12 слова состояния, соответствующему циклу обращения к ЗУ (чтение адреса или данных), на выходе преобразователя 23 кодов вырабатывается код А2 - начальный адрес программы обмена цикла обращения к ЗУ. При этом, аналогично ранее описанному, адрес А2 заносится в счетчик 32, запускается процесс чтения блока 33 памяти и на выходах блока 4 появляются соответствующие сигналы управления. Если разряд, соответству15 1660004 · ' ‘ 16

ющий выходу 33.4, установлен в "1", тактовый импульс с выхода элемента 31 задержки через элемент И 29 поступает на вход опроса формирователя 7 тестовых последовательностей й на второй вход управления записью регистра 10. При этом код с выхода формирователя 7 тестовых последовательностей записывается в поле адреса и данных регистра 9.,. а в формирователе 7 тестовых последовательностей запускается процесс выработки следующего кода. Задержка сигнала опроса в элементе 34 задержки устраняет состязание сигналов на входах регистра 9.

Таким образом, путем установки разрядов, соответствующих выходам 33.3 и 33.4 блока памяти 33, обеспечивается выбор источника информации, подаваемой на двунаправленные входы/выходы объекта контроля 11 и эталона 12 - от формирователя 6 тестовых последовательностей (выборка кодов команд, например, в цикле М1) или от формирователя 7 тестовых последовательностей (выборка адресов и данных, например, в цикле чтения из элемента 34).

При выполнении программ обмена возможны следующие случаи.

Случай 1. При выполнении сравнения обнаружено несовпадение откликов объекта контроля 11 и эталона 12. При этом хотя бы одна их схем сравнения 41,42 или 43 (фиг. 6) вырабатывает на выходе значение "0", которое через элемент И 44 будет записано, если сравнение в данном такте разрешено, в триггер 45 результата. Значение " 1" с инверсного выхода триггера 45 поступает на вход результата блока 1 задания режимов и через элемент ИЛИ 19 (фиг. 2) сбрасывает триггер 20 пуска в "0". Сигнал с прямого выхода триггера 20 пуска блокирует работу задающего генератора 3, и формирователь 8 тактовых импульсов прекращает выработку синхросерий, Сигнал "1” с инверсного выхода триггера 20 пуска поступает на вход синхронизации регистра 14 индикации (фиг. 7) и записывает в триггер 47 значение "0” с выхода элемента НЕ 46, а в триггер 48 значение "1". При этом включается элемент 50 индикации "Не годен". На этом процесс контроля завершен.

Случай 2. При потактном вычитании ”1" из счетчика 5 на некотором такте на выходе заема счетчика 5 появляется "1", т. е. заданное число тактов исчерпано прогонка программы контроля завершена. Значение "1" с выхода счетчика 5 поступает на вход конца теста блока 1 задания режимов и через элемент ИЛИ 19 (фиг, 2)

сбрасывает триггер 20 пус.ка в "0" При этом блокируется работа задающего генератора 3 ^формирователя 8 тактовых импульсов. Значение "1" с инверсного выхода триггера

5 20 пуска поступает на вход синхронизации регистра 14 индикации и записывает в триггеры 47,48 результат контроля; "1" - в триггер 47 и "0” - в триггер 48. При этом включается элемент 49 индикации "Годен".

10 На этом процесс контроля завершен.

Формирователи 6, 7 тестовых последовательностей работают следующим образом.

Режим работы формирователя 6 тесто15 вых последовательностей определяется сигналами на управляющем входе первого мультиплексора 37 (фиг. 5) и управляющем входе второго мультиплексора 38, которые образуют группу входов выбора вида тесто20 вой последовательности формирователя. Различают следующие режимы. /.

Режим 1 - формирование детерминированной последовательности тестов. При этом на группу входов выбора вида тесто25 вой последовательности формирователя 6 тестовых последовательностей поступает код "01", т. е. на управляющий вход первого мультиплексора 37 - "0"(мультиплексор 37 настроен на передачу информации с

30 выходов счетчика 35 на адресные входы блока памяти 39); на управляющий вход второго'мультиплексора 38 "1" (мультиплексор 38 настроен на передачу информации с выхода 39.2 поля тестов на вход

35 формирователя 6):.В:бДок памяти 39 загружается тестовая последовательность, подаваемая на объект, контроля 11 и эталон 12 в моменты времени, определяемые поступлением сигнала опроса на вход опроса

40 формирователя 6. Признак конца тестовой последовательности задается "1" в разряде, соответствующем -выходу 39.1 поля конца теста.

В исходном состоянии в счетчике 35 за45 писаны нули, а триггер 40 сброшен в ”0". При этом нулевой адрес с выходов счетчика 35 поступает на входы блока памяти 39, на выходе которого устанавливается содержимое нулевого слова, которое через второй ςθ мультиплексор 38 поступает на выход формирователя 6 тестовых последовательно‘ стей.

Если разряд, соответствующий выходу 39.1, установлен в ”0". содержимое триггера

55 40 не изменяется и на входе сброса счетчика 35 поддерживается значение "0".

Импульс опроса, задержанный в элементе 34 задержки на время записи в регистр 9 и триггер 40, поступает на вход "+1"

счетчика 35, увеличивая его содержимое на

17

1660004

18

единицу. При этом запускается процесс чтения из памяти 39, и на его выходе устанавливается содержимое следующего слова, которое через второй мультиплексор 38 поступает на выходы формирователя 6 тестовых последовательностей. Таким образом,к приходу следующего сигнала опроса на выходах формирователя 6 тестовых последовательностей будет установлен очередной код.

Следующий импульс опроса вновь считывает содержимое очередного слова блока памяти 39 и в триггер 40 заносится информация с выхода 39.1. Если содержимое триггера 40 остается равным "0", с приходом очередных импульсов опроса формирователь работает аналогично описанному, т. е. увеличивается содержимое счетчика 35, выполняется чтение блока памяти 39 и т. д.

Предположим, что при считывании очередного слова выход 39.1 блока памяти 39 устанавливается в ”1", т. е. встретился признак конца тестов. С приходом очередного сигнала опроса "1" с выхода 39.1 записывается в триггер 40, с выхода триггера 40 поступает на вход сброса счетчика 35, устанавливая его в "0". При этом управляющий вход "+1” счетчика 35 блокируется, поскольку вход сброса имеет больший приоритет. Таким образом, после чтения из памяти 39 последнего кода счетчик 35 сбрасывается в ноль. С приходом очередного сигнала опроса в триггер 40 записывается соответствующее значение нулевого слова памяти 39, триггер 40 устанавливается в "0" и снимает сигнал сброса со' счетчика 35, разрешая тем самым поступление управляющих сигналов на вход "+1" счетчика 35. Далее работа формирователя 6 аналогична ранее описанной. На фиг. 9 приведены временные диаграммы работы формирователя 6. В качестве примера принято, что признак конца теста записан в третьем слове блока памяти 39.

Режим 2 - формирование случайной последовательности равновероятных кодов. При этом на группу управляющих входов формирователя 6 тестовых последовательностей поступает код ХО (где X - безразличное значение сигнала), т. е. состояние первого мультиплексора 37 безразлично, а второй мультиплексор 38 настроен на передачу информации с выходов генератора 36 случайных чисел на выход формирователя 6. Содержимое блока памяти 39, счетчика 35 и триггера 40 безразлично. В исходном состоянии на выходах генератора 36 случайных чисел установлено некоторое случайное

число, которое через второй мультиплексор 38 поступает на выход формирователя.

Сигнал опроса, задержанный в элементе 34 задержки на время записи в регистр 9, поступает на управляющий вход генератора 36 случайных чисел и запускает процесс выработки очередного случайного числа. К моменту прихода следующего сигнала опроса на выходах генератора 36 случайных чисел и, соответственно, через мультиплексор 38 на выходах формирователя будет установлено очередное случайное число.

Режим 3 - формирование случайной последовательности неравновероятностных кодов. При этом на группу управляющих входов формирователя подается код "11", т. е. первый мультиплексор 37 настроен на передачу случайных чисел с выходов генератора 36 на адресные входы блока 39 памяти, а второй мультиплексор 38 - на передачу информации с выходов блока памяти 39 на выход формирователя. В блок памяти 39 заносится следующая информация.

Обозначим через М число слов блока памяти 39, а через Р, - требуемую вероятность порождения кода ί-й команды. В память 39 записываются коды команд контролируемой БИС микропроцессора, причем каждый из кодов команд повторяется ΜΡί раз. В случае если среди чисел вида МР| встречаются нецелые, округление в большую или меньшую сторону выполняют, исходя из особенностей применения предлагаемого устройства.

Исходное состояние счетчика 35 и триггера 40 безразлично, а на выходе генератора 36 установлено произвольное случайное число. Случайное число мультиплексор 37 поступает на адресные входы блока памяти 39. Соответствующий код команды с выхода

39.2 через второй мультиплексор 38 поступает на выход формирователя 6 тестовых последовательностей

Через время, определяемое элементом 34 задержки, в генераторе 36 запускается процесс выработки очередного случайного числа. Полученное случайное число через первый мультиплексор 37 поступает на адресные входы блока памяти 39 и запускает процесс чтения. На выходах 39.2 блока памяти 39 появляется случайный код, вероятность которого определяется числом повторений, т. е. равна Рг Соответствующий код команды через второй мультиплексор 38 поступает на выход формирователя.

С приходом очередного сигнала опроса

формирователь работает аналогично ранее

описанному.

19

1660004

20

Формирователь 7 тестовых последовательностей работает аналогично.

При реализации формирователя 7 тестовых последовательностей по структурной схеме на фиг. 5 в блок памяти 39 записываются адреса и данные, подаваемые в моменты времени, определяемые сигналами опроса на взоде формирователя 7 тестовых последовательностей.

Коды тестовых последовательностей, вырабатываемые формирователями 6, 7 тестовых последовательностей, заносятся соответственно в поле кодов операций и поле адреса и данных регистра 9 по сигналам опроса, поступающих с первого и второго управляющих выходов блока 4 управления обменом.

Claims (1)

1. Формула изобретения

   1. Устройство для контроля микропроцессора, содержащее эталонный блок, формирователь тактовых импульсов, блок сравнения, регистр индикации, задающий генератор, блок задания режимов, блок шинных формирователей, причем входы пуска и останова блока задания режимов являются входами пуска и останова устройства соответственно, выход пуска блока задания режимов соединен с входом пуска задающего генератора, выход которого соединен с синхровходом формирователя тактовых импульсов, выход которого соединен с синхровходом эталонного блока и выходом устройства для подключения к синхровходу контролируемого микропроцессора, первая группа информационных входов/выходов блока шинных формирователей соединена с группой входов/выходов устройства для подключения к группе информационных входов/выходов контролируемого микропроцессора, вторая группа информационных входов/выходов блока шинных формирователей соединена с группой информационных входов/выходов эталонного блока, первая и вторая группы выходов блока шинных формирователей соединены соответственно с первой и второй группами информационных входов блока сравнения, третья группа входов которого соединена с группой входов устройства для подключения к группе информационных выходов контролируемого микропроцессора, четвертая группа информационных входов блока сравнения соединена с группой информационных выходов эталонного блока, пятая группа информационных входов блока сравнения соединена с группой входов устройства для подключения к группе управляющих выходов контролируемого микропроцессора, группа управляющих

   выходов эталонного блока соединена с шестой группой информационных входов блока сравнения, выход которого соединен с информационным входом регистра индикации, синхровход которого соединен с выходом индикации блока задания режимов, отличающееся тём, что, с целью повышения достоверности контроля, оно дополнительно содержит блок формирования начального адреса и запуска программы обмена, блок управления обменом, счетчик, регистр, первый и второй формирователи тестовых последовательностей, причем выход начальной установки блока задания режимов соединен с входом блокировки блока формирования начального адреса и запуска программы обмена; группа выходов начального адреса которого соединена с группой входов начального адреса блока управления обменом, вход "Чтение начального адреса" которого соединен с выходом "Чтение начального адреса" блока формирования начального адреса и запуска программы обмена, группа информационных входов и вход "Чтение слова состояния” которого соединены соответственно с группой информационных входов/выходов и выходом "Чтение слова состояния" группы управляющих выходов эталонного блока, выход задающего генератора соединен с синхровходом блока управления обменом, первый управляющий выход которого соединен с входом опроса первого формирователя тестовых последовательностей и с первым входом управления записью регистра, второй вход управления записью которого и вход опроса второго формирователя тестовых последовательностей соединены с вторым управляющим выходом блока управления обменом, группа информационных выходов первого формирователя тестовых последовательностей соединена с группой информационных входов поля кодов операций регистра, группа информационных выходов второго формирователя тестовых последовательностей соединена с группой информационных входов поля адреса/данных регистра, группа информационных выходов которого соединена с группой информационных входов блока шинных формирователей, вход управления передачей которого соединен с третьим управляющим выходом блока управления обменом, четвертый управляющий выход которого соединен с разрешающим входом блока сравнения, выход которого соединен с входом результата блока задания режи, мов, вход "Конец теста” которого соединен с выходом заема счетчика, группа управляющих выходов блока управления обменом

   21

   1660004

   22

   соединена с группой управляющих зходов эталонного блока и с группой выходов устройства для подключения к группе управляющих входов контролируемого микропроцессора, группа зходов выбора вида тестовой последовательности первого формирователя тестовых последовательностей является группой входов устройства для выбора вида тестовой последовательности кодов операций, группа входов выбора вида тестовой последовательности второго формирователя тестовых последовательностей является группой входов устройства для выбора вида тестовой последовательности адреса/данных.

   2. Устройство по п, 1, отличающеес я тем, что блок формирования начального адреса и запуска программы обмена содержит два одновибратора, преобразователь кодов, элемент И, элемент ИЛИ, причем входы первого и второго одновибраторов соединены с входом блокировки обмена блока формирования начального адреса и запуска программы обмена, информационный вход которого является информационным входом преобразователя кодов, выход которого является выходом начального адреса блока формирования начального адреса и запуска программы обмена, инверсный выход первого одновибратора соединен с управляющим входом преобразователя кодов и с первым входом элемента И, второй вход которого является входом "Чтение слова состояния" блока формирования начального адреса и запуска программы обмена', выход элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго одновибратора, выход элемента ИЛИ является выходом "Чтение начального адреса" блока формирования начального адреса и запуска программы обмена.

   3. Устройство поп. 1, отличающеес я тем, что блок управления обменом содержит пять элементов И, элемент задержки, счетчик, блок памяти, причем информационный вход счетчика является входом начального адреса блока управления обменом, синхровход которого соединен с первым входом первого элемента И и инверсным входом второго элемента И, прямой вход которого, второй вход первого элемента И и вход элемента задержки подключены к входу "Чтение начального адреса" блока управления обменом, выход первого элемента И соединен с входом записи счетчика, счетный вход которого соединен с выходом второго элемента И, выход счетчика соединен с адресным входом блока памяти, группа выходов первого поля которого является группой управляющих выходов блока управления обменом, выход второго поля блока памяти соединен с первым входом третьего элемента 14, выход которого является первым управляющим выходом блока управления обменом, выход третьего поля блока памяти соединен с первым входом четвертого элемента И, выход которого является вторым управляющим выходом блока управления обменом, выход четвертого поля блока памяти является третьим управляющим выходом блока управления обменом,выход пятого поля блока памяти соединен с первым входом пятого элемента И, выход которого является четвертым управляющим выходом блока управления обменом, вторые входы третьего, четвертого, пятого элементов И соединены с выходом элемента задержки.

   4. Устройство по п. 1. о т л и ч а ю щ е еся тем, что первый и второй формирователи тестовых последовательностей содержат элемент задержки, счетчик, генератор случайных чисел, первый и второй мультиплексоры. блок памяти, триггер, причем вход элемента задержки и синхровход триггера подключены к входу опроса формирователя тестовых последовательностей, группу входов выбора вида тестовой последовательности которого образуют управляющие входы триггера, первого и второго мультиплексоров, выход элемента задержки соединен с входом опроса генератора случайных чисел и счетным входом счетчика, группа выходов которого соединена с первой группой информационных входов первого мультиплексора, группа выходов которого соединена с группой адресных входов блока памяти, выходы поля тестов которого соединены с первой группой информационных входов второго мультиплексора, вторая группа информационных входов которого и вторая группа информационных входов первого мультиплексора соединены с группой выходов генератора случайных чисел, выход поля конца теста блока памяти соединен с информационным входом триггера, группа выходов второго мультиплексора является группой информационных выходов формирователя тестовых последовательностей, выход триггера соединен с входом сброса счетчика.

   1660004

   Фиг. 7

   Г"-----_Ί

   — -1

   Фиг. 2

   1660004

   оп. 12

   I

   оп, 1

   оп 22

   Фиг. 3

   1660004

   Р бгм

   Г -------

   Фиг.6

   1660004

   гг _ί

   Ύ

   £5 I-26 _Π...........

   27 __П

   _Π_Π_Π-Ρ

   ./—ί ._ΓΊ_

   Ί_

   52 8Ε5ΕΤ .

   5ХЛ/С

   28

   29

   9

   50

   а* У(а_о * ί ~Χ л.. г ΧΊ. * з~Х л» * ί Ул.~ ^~Χ 4/ Υλ,~ / ’' ~Υ л * УХ»?

   гг

   — *^од- - х°иыд»/ ХД4»«с

   _____п__

   ФИГ. 8

   1660004

   л Л 34 “I М 35 — л Л 39 з< :

   Л

   л__л

   л__л

   л

   л_л