SU1658190A1

SU1658190A1 - Устройство дл контрол монотонно измен ющегос кода

Info

Publication number: SU1658190A1
Application number: SU884483936A
Authority: SU
Inventors: Юрий Николаевич Цыбин
Original assignee: Предприятие П/Я А-3724
Priority date: 1988-09-16
Filing date: 1988-09-16
Publication date: 1991-06-23

Abstract

Изобретение относитс к автоматике, вычислительной технике и может использоватьс в многоканальных системах с циклическим опросом источников контролируемых кодов. Цель изобретени - повышение информативности устройства за счет фиксации в режиме контрол в блоке 5 пам ти сбойных кодов, а в блоке 12 пам ти-номеров источников сбойных кодов. Устройство содержит программно-временной блок 1, переключатели 2, 8, блоки 3.5,12, оперативной пам ти, элемент НЕ 4, блок 6(допускового)сравнени элементы ИЛИ-НЕ 7, 13. блок 9 регистрации триггер 10 и элемент И 11. 5 ил

Description

k/ 1C

о ел

00

I

Изобретение относитс к автоматике, вычислительной технике и может использоватьс в последовательных многоканальных системах с циклическим опросом источников контролируемых кодов.

Целью изобретени вл етс повышение информативности устройства.

На фиг. 1 представлена функциональна схема устройства; на фиг. 2 - функциональна схема программно-временного блока; на фиг. 3 - функциональна схема одной чейки второго блока оперативной пам ти; на фиг. 4 и 5 - временные диаграммы , по сн ющие работу устройства.

Устройство (фиг, 1) содержит программно-временной блок 1, первый переключатель 2, первый блок 3 оперативной пам ти, элемент НЕ и, второй блок 5 оперативной пам ти, блок 6 (допускового) сравнени , первый элемент ИЛИ-НЕ 7, второй переключатель 8, блок 9 регистрации, триггер 10, элемент И 11, третий блок 12 оперативной пам ти и второй элемент ИЛИ-НЕ 13.

Программно-временной блок (фиг, 2) содержит генератор 14 импульсов, счетчик 15 импульсов, элемейт НЕ 16, формирователь 17 импульсов, дешифратор 18 и элемент ИЛИ 19. Ячейка второго блока 5 оперативной пам ти (фиг. 3) содержит элемент НЕ 20, элементы И-НЕ 21 и 22, регистры 23 и 24 сдвига и коммутатор 25.

Первый блок 3 оперативной пам ти реализован на последовательно соединенных регистрах сдвига. Число регистров равно числу контролируемых кодов, разр дность каждого регистра равна разр дности контролируемого кода.

Второй блок 5 оперативной пам ти реализован на параллельных чейках пам ти (фиг. 3), кажда из которых содержит два регистра 23 и 24, разрешение сдвига информации в которых осуществл етс стробом дешифратора 18. Блок 6 сравнени осуществл ет сравнение кодов с заданным допуском , например 1 дискрет младшего разр да.

Блок 12 оперативной пам ти выполнен на микросхеме 185РУ1, работающей в режиме последовательного ввода-вывода. При применении в блоках 3,5 и 12 адресного принципа управлени в качестве шины адреса используютс выходы счетчика 15, изображенные пунктиром на фиг. 2.

Устройство работает следующим образом .

В исходном состо нии на управл ющем входе устройства устанавливаетс потенциал логического нул , устанавливающий переключатели 2 и 8 в положение, при котором входы с четвертых выходов блока 1 поступают на адресные входы блоков 5 и 12 пам ти (фиг. 5и). На вход Пуск устройства подают короткий импульс (фиг, 5а), подготавливающий к работе формирователь 17 импульсов.

Генератор 14 вырабатывает тактовые импульсы , синхронизирующие пословное поступление информации. При обнулении счетчика 15 сигналом синхронизации начала цикла работы (фиг, 5д) на выходе элемен0 та НЕ 16 образуетс потенциал, разрешающий счетчику 15 счет импульсов генератора 14. Дешифратор 18 из последовательности кодов счетчика 15 формирует кодовые комбинации необходимой длины

5 дл управлени блоками 3, 5, б и 12 внутри каждого цикла. Контролируема нова информаци , поступающа пословно на информационные входы устройства, запоминаетс в блоке 3 пам ти, продвига0 сь к его выходам.

После завершени первого цикла работы блока 1 на выходе элемента НЕ 16 происходит смена потенциала, привод ща к по влению сигнала логической единицы на

5 выходе формировател 17 (фиг. 56). Счетчик 15 при этом блокируетс и остаетс в таком состо нии до прихода очередного импульса синхронизации (фиг. 5д). При поступлении второго импульса синхронизации счетчик

0 15 совершает второй оборот, по окончании которого перепадом потенциала с выхода элемента НЕ 16 формирователь 17 возвращаетс в исходное состо ние (фиг. 56). снима запрет предварительной подготовки

5 устройства к работе. В результате блок 3 пам ти заполн етс входными значени ми контролируемых кодов.

Во врем действи сигнала Запрет (фиг. 56) триггер 10 через элемент И 11 и

0 элемент ИЛИ-НЕ 7 удерживаетс в состо нии логической единицы. На первом и втором управл ющих входах блока 12 пам ти образуетс комбинаци 01 (фиг. 4г. б), обеспечивающа запись в каждую чейку

5 пам ти блока 12 сигнала логической единицы по адресам, поступающим с четвертых, выходов блока 1. Сигнал с выхода блока 12 пам ти поступает на первый управл ющий вход блока 5 в моменты времени, соответст0 вующие по влению адресных сигналов блока 1.

По окончании сигнала Запрет на третьем выходе блока 1 на управл ющих входах блока 12 пам ти образуетс комби5 наци 00 (фиг. 4г, б), обеспечивающа режим хранени и считывани записанных в блок 12 единичных сигналов. В случае отличи 1-го кода, записанного в S-м цикле работы в блок 3 пам ти от 1-го кода. поступающего на информационные входы

устройства в (S + 1)-м цикле, на величину, превышающую допустимое значение, блок 6 сравнени формирует сигнал сбо (фиг. 5ж). Формирование ложного сигнала сбо в паузах между кодовыми посылками предупреждаетс стробированием блока б сигналами блока 1 (фиг. 5е).

При монотонном изменении кодов 1-го источника в регистры 23 и 24 блока 5 пам ти записываютс значени этих кодов. Поскольку на третьем выходе блока 1 устанавливаетс нулевой логический потенциал (фиг. 46), то стробы кодовых слов с второго выхода блока 1 (фиг. 4г) проход т через элемент НЕ 4 и элемент ИЛИ-НЕ 7 на вход элемента И 11, осуществл подтверждение в паузах между кодовыми посылками единичного состо ни триггера 10 и возможность установки его в нулевое состо ние только во врем приема кодового слова.

При формировании блоком 6 сравнени сигнала сбо (фиг. 5ж) этот сигнал устанавливает триггер 10 в нулевое состо ние. На выходе элемента ИЛИ-НЕ 13 по вл етс потенциал логической единицы, записывающий в блок 12 пам ти по адресу, установленному на его адресных входах, сигнал логического нул . В регистры 23 и 24 блока 5 пам ти по этому же адресу записываютс новые значени кода немонотонного источника . По окончании строба слова, внутри которого обнаружен сбой монотонности, на выходе элемента ИЛИ-НЕ 7 образуетс потенциал логического нул , устанавливающий через элемент И 11 триггер 10 в единичное состо ние. Сигнал логической единицу с выхода триггера 10 через элемент ИЛИ-НЕ 13 переводит блок 12 пам ти в режим считывани информации. При этом на выходе блока 12 пам ти по вл етс потенциал логического нул , записанный ранее в него.

В дальнейшем при по влении адреса этой чейки на входах блоков 5 и 12 пам ти регистры 23 и 24 остаютс в режиме хранени записанной в них информации, соответствующей сбойной ситуации. Далее работа устройства продолжаетс указанным образом с записью в блоки 5 и 12 пам ти сбойных кодов и признаков сбо , соответственно, при их наличии в других кодовых словах цикла.

По окончании режима контрол , определ емого установленной на управл ющем входе устройства уровн логической единицы (фиг. 5и) в момент смены адреса, переключатели 2 и 8 перевод т блоки 5 и 12 пам ти в режим считывани информации по адресам внешних устройств, поступающим на адресные входы устройства. При этом на

блок 9 регистрации можно выводить как признак сбо (или его отсутствие) из блока 12 пам ти, так и зафиксированные в регистрах 23 и 24 блока 5 сбойные значени кодов

5 по каждому контролируемому в режиме контрол кодовому сообщению. Дл возобновлени режима контрол на управл ющем входе устройства вновь устанавливают потенциал логического нул , а на вход Пуск

10 подают импульс (фиг. 5а, и).

Таким образом, изобретение позвол ет повысить информативность устройства, за счет фиксации в режиме контрол в блоке 5 пам ти сбойных кодов, а в блоке 12 пам ти

15 - номеров источников сбойных кодов.

Claims

Формула изобретени Устройство дл контрол монотонно-измен ющегос кода, содержащее программ0 но-временной блок, первый и второй выходы которого соединены с управл ющими входами соответственно первого блока пам ти и блока сравнени , выход первого блока пам ти соединен с первыми информа5 ционными входами второго блока пам ти и блока сравнени , выход которого соединен с входом установки в О триггера, информационный вход первого блока пам ти объединен с вторыми информационными

0 входами второго блока пам ти и блока сравнени и вл етс информационным входом устройства, выход второго блока пам ти соединен с первым входом блока регистрации , и элемент И, отличающеес тем,

5 что, с целью повышени информативности устройства, в него введены переключатели, элементы ИЛИ-НЕ, третий блок пам ти и элемент НЕ, вход которого подключен к второму выходу программно-временного бло0 ка, выход элемента НЕ соединен с первым входом первого элемента ИЛИ-НЕ, выход которого соединен с первым входом элемента И, выход которого соединен с входом установки в 1 триггера, выход триггера

5 соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с первым входом третьего блока пам ти, выход которого соединен с вторыми входами элемента И, блока регистрации и первым уп0 равл ющим входом второго блока пам ти, второй управл ющий вход которого соединен с управл ющими входами первого и второго переключателей, вторым входом второго элемента ИЛИ-НЕ и вл етс уп5 равл ющим входом устройства, первый и второй входы программно-временного блока и первые информационные входы первого и второго переключателей вл ютс соответственно входами Пуск, синхронизации и адресными входами устройства.

третий выход программно-временного блока соединен с вторым входом первого элемента ИЛИ-НЕ и вторым управл ющим входом третьего блока пам ти, четвертые выходы программно-временного блока соединены с соответствующими вторыми информационными выходами первого и

К 6/1. J 5

LI

Фиг. 2 от 5л. I

второго переключателей, выходы которых соединены с соответствующими адресными входами соответственно второго и третьего блоков пам ти, п тый выход программно- временного блока соединен с тактовыми входами первого и второго блоков пам ти и вл етс тактовым выходом устройства.

Фиг. 5