SU858104A1 - Логическое запоминающее устройтво - Google Patents

Description

I

Изобретение относитс  к запоминающим устройствам и может быть испольасжано дл  анализа комбинаций двоичного кода.

Известно логическое запоминающее устройство, содержащее регистр сдвига входного сигнала, пр мой выход каждого разр да которого соединен с первым вхо дом одного из элементов И, выходь которых соединены с соответствующими шинами считывани  запоминающего yci ройства (ЗУ) на магнитных сердечниках, в которое посто нно йашиты эталоны, а вторые входы объединены между собой и на них поданы импульсы считьюани , причем выходы ЗУ подключены к пороговым устройствам fij .

Heдocтaткo f этого устройства  вл етс  его сложность и низка  надежность.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство , содержащее генератор импульсов, элементы ИЛИ, триггер, счетчик адреса, регистр, два ЗУ, выходы, которых соединены с соответствующими входами схёмш сравнени  и элемент И 2 .

Недостатком известного устройства  вл етс  то, что схема сравнени  включаетс  только при накоплении в одном из ЗУ определенного объема информации, что снижает надежность обнаружени  заданных признаков.

Цель изобретени  - повышение надежности устройства.

to

Поставленна  цель достигаетс  тем, что в логическое запск инаюшее устррйст во , содержащее генератхэр импулыюв, эл менты ИЛИ, триггер, первый счетчик адреса , регистр адреса, накопители, схему

IS сравнени  и элемент И, прич первые входы алиментов ИЛИ соединены с входом триггера, вторые входы первого элемента ИЛИ и триггера подключены ко входу синхронизации устройства,

20 выход первого ИЛИ соединен с первым управл ющим входом первогч счетчика адреса, входы которого подключены к выходам регистра адреса, а выхо ды - ко входам установки адреса первого накопител , управл ющий вход которог подключен к выходу триггера, а информащютвый вход  вл етс  входом устройства выходы первого и второго накопителей соедрнены соответственно со входами схемы сравнени , выход которой подключен к первому входу элемента И, введены третий накопитель, дешифраторы, второй счетчик адреса, элементы задержки, счетчик совпадений, пороговые элементы, формирователь импульсов и блок записи эталонных импульсов, причем первый вход формировател  импульссю подключен к выходу генератора ймпульсш, второй вход к устансеочнсму входу счетчика совпадений и входу синхронизации устройства, а выход - к первому входу первотх) элемента ИЛИ, входы первого дешифратора соединены с выходами первого счетчика адреса , а выход первого дешифратора подключен ко второму управл ющаиу входу первого счетчика адреса, вход первого элемента задержки соединен с выходом первого элемента ИЛИ, а выход - с адресным входом первого накопител , первый и второй выходы блока записи этало ных импульсов подключены ко второму входз второго элемента ИЛИ и ко входу регистра адреса соответственно, третий выход соединен с информационным входом вторхэго накопител , четвертый выход - с управл ющими входами второго и третьего накопитепей, а п тый выход - с ин| 0рмадйонным входом третьего накопител адресные входы второго и третьего накопителей подключены к выходу второго элемента задержки, вход которого соед н-ен с выходом второго элемента ИЛИ и первым управл ющим входом второго счет-.O чика адреса, входы которого подключены к выходам регистра адреса, а выходы - ко входам установки адреса второго и третьего накопителей и входам второго Деш15фратора, выход которого соединен со вторым управл ющим входом второго счетчика адреса, выход третьего накопи л  подключен ко второму входу элемент И, выход которого соединен со входом счетчика совпадений, выходы которого подключены к одним из входов первого порогового элемента, другие входы кото рого соединены с выходами второго порогового элемента, а выход  вл етс  выходом устройства. . На чертеже приведена структурна  сх&ма предлагаемого, ус тройств а. Устройство содержит генератор 1 импульсов , формирователь 2 импульсов, первый 3 и второй 4 элементы ИЛИ, триггер 5, первый счетчик 6 адреса, первый 7 и второй 8 элементы линии задержки, второй счетчик 9 адреса, регистр Ю адреса, первый It и второй 12 дешиф- . раторы, первый 13 и второй 14 накопители , имеющие соответственно входы 15 и 16 установки адреса, информационные входы 17 и 18, управл ющие входы 19 и- 20 и адресные входы 21 и 22, схему 23 сравнени , третий накопитель 24 со входом 25 устансеки адреса, информади-онным 26, управл ющим 27 и адресным 28 входами, элемент И 29, счетчик 30совпадений, первый пороговый элемент 31со 32 и 33, второй пороговый элемент 34 и блок 35 записи эталонных импульс,ов с выходами 36-40. Первые входы первого 3 и второго 4 элементов ИЛИ соединены с первым входсж триггера 5. Вторые входы первого элемента ИЛИ 3 и Tpinvepa 5 подключены ко входу синхронизации устройства. Выход первого элемента ИЛИ 3 соединен с первым управл ющим входом первого счетчика Q адреса, входы которого подключены к выходам регистра 10 адреса, а выходы - ко входам 15 устанееки адреса первого накопител  13, управл ющий вход 19 которого подключен к выходу триггера 5, а им1)ормационный вход 17  вл етс  входом устройства. Выход пер- вого 13 и второго 14 накопителей соединены соответственно со входами схемы 23 сравнени , выход которой подключен к первому входу элемента И29. Первый вход формироват-ел  2 импульсов подключен к выходу генератора импульсов 1, второй вход - к установочному входу счетчика ЗО совпадений и входу синхронигахши устройства, а выход - к первому входу перйвого элемента И.ЛИ -3. Входы первого дешифратора 11 соединены с выходами первого счетчика 6 адреса, а выход первого дешифратора 11 подключен ко второму управл ющему .входу первого счетчика 6 адреса. Вход первого элемента 7 задержки соединен с выходом первого элемента ИЛИ 3, а выход - с адресным входсы 21 первого накопител  13. Первый 36 и второй 37 выходы блока 35 записи эталонных импульсов подключены ко второму входу второго элемента ИЛИ 4 и ко входу регистра 10 адреса соответственно, третий выход 38 соединен с информационным входом 18 второго нако585 питеп  14, четвертый выход 39 - с управ п юшим входом 20 второго накопител  14 и управл ющим входам 27 третьего накопи тел  24, а п тый выход 4О - с информационным входом 26 третьего накопител  24. Адресные входы 22 и 28 срответст венно второго 14 и третьего 24 накопй;телей подключены к выходу второго элемента 8 задержки, вход которого соединен с выходом второго элемента ИЛИ 4 и первым управл ющим входом второго счетчика 9 адреса, входы которого подключены к выходам регистра 10 адреса, а выходы - ко входам 16 установки адреса и 25 соответственно второго 14 и 15 третьего 24 накопителей и входам второго дешифратора 12, выход которого со- единен со вторым управл ющим входс второго счетчика 9 адреса. Выход третьего накопител  24 чюдключен ко вторсму входу элемента И29, выход которого соединен со входом счетчика ЗО совпадений выходы которого подключены к одним из входов 32 первого порогового элемента 31, другие входы 33 которого соединены с выходами второго порогового элемента 34, а выход  вл етс  выкодсж устройств Накопители 13,14 и 24 выполнены на полупроводниковых запоминающих схемах, Адресные входы 21, 22 и 28 соо - етствённо первого 13, вторило 14 и третьего 24 накопителей предназначены дл  выбора кристалла полупроводниковой запсй 1инающей схемы. Устройство работает следующим образом . Устройство позвол ет анализировать комбинации двоичного кода произвольной длины, не пр ышающей объема первого накопител  13 и работает в режимах Запись эталона и Анализ. Режим Запись эталона . Со второго выхода 37 блока 35 запис эталонных импульсов в регистр 10 адреса заноситс  в двоичном коде число М такое 4ToL-M N , где L -некоторое, например максимально возможное число, которое может находитьс  в перасж счетчике 6 адреса или втором счетчике 9 адреса. Во второй накопитель 14 заноситс  эталонна  комбинаци  двоичного кода длиной в N битов, а в третий накопитель 24 маска , котора  представл ет собой также комбинащпо двоичного кода, содержащую, как и эталонна  комбинаци , N битов и характеризующуюс  тем, что в ней j -и бит принимает значение , если соот ветствуюгпий i -и бит эталонной комби4« нации учитываетс  при ачапиэе принима мой ксмбинадии, и принимает значение 0 в противном случае. При этом с четвертого выхода 39 блока 35 записи эталонных импульсов на управл ющие входы 2О и 27 соответствшно второго 14 и третьег-о 24 накопителей подаетс  потенциал, соответствующий режиму Запись. С третьего 33 и п того 40 входов блока 35 поступают синхронно в поел еде ательном коде соответственно на информационные вход 18 второго накопител  14 и вход 26 третьего накопител  24 эталонна  комбинаци  и комбинаци  маски, которые сс трсжождаютс  сиихроимпульсами , поступающими с первого выхода 36 блока 35 записи эталонных импульсов через второй элемент ИЛИ 4 на входы второго счетчика 9 адреса и второго элемента 8 задержки. Двоичное число в разр дах второго счетчика 9 адреса определ ет  чейки во втором 14 в третьем 24 накопител х, в которую в данный момент записываетс  б т соотве ственно эталонной комбинации и маски, причем запись проводитс  таквм образом, что эти комбинации занимают номера  чеек с М по ( L -1) включительно, т.е. jBcero N  чеек. Затем на четвертом выходе 39 блока 35 записн эталонных импульсов устанавливаетс  потенциал, соответствующий режиму Считывание второго 14 и третьего 24 накопителей, на первом выходе 36 потенциал, соо1ветс1вуюнай , второй выход 37 запираетс  а вид Сигнала на третьем 38 и п том 4О выходах в этом случае безразличен. После этого устройство может работать в режи 1е Анализ. Режим Анализ. Тактовые импульсы, сопровождаюоше двоичнокодированную информацию и соответствующие во времени началу каждого бита, поступают на вход синхроимпульсов устройства. На первый вход фо{м 1фоввтел  -2 импульсов поступают импульсы с выхода генератора 1 импульсов, следукьшне с частотой F , значение которой удовлетвор ет следующему услсвшо: Р Nf где - часгога следовани  гактовьос импульсов . Формирователь импульс ж 2 запускаетс  тактовыми импульсами и пачку из N импульсе с частотой следсюанк  импульсов в пачка, равной F . Тактовый импульс поступает также на установочный вход счетчика ЗО совпадений, подготавлива  его к работе, на первый вход триггера 5, устанавлива  на его выходе потенциал, соответствунэШИй режиму Запись первого накопител  13, и через первый ИЛИ 3 - на вход первого счетчика 6 адреса и вход первой линии 7 задержки. При в первом счетчике 6 адреса устанавливаетс  число, соответствующее адресу  чейки пер вого накопител  13, в которую записывае с  бит информации} поступающий на его информационный вход 17. Запись проводит с  импульсом с выхода первой линии 7 задержки, поступающего на адресный вход 21 первого накопител  13 и задержанног на врем  t -. Затем первый из пачки импульсов на выходе формировател  2 импульсов устанавливает на выходе триггера 5 потенциал , соответствующий режиму Считъшание первого накопител  13, и проходит через первый 3 и второй 4 элементы ИЛИ соответственно на вход первого 6 и второг 9 счетчика адреса. Остальные ( N -1) импульсов КЗ пачки подтверждают состо ние триггера 5. Таким образом, из соотве1х;твующих  чеек первого 13 и второ 14 накопителей, адреса которых определ ютс  состо ни ми соответственно первого 6 и второго 9 счетчиков адреса, одновременно на схему 23 сравнени  считываютс  биты принимаемой и эталонной комбинаций. Считывание проводитс  импульсами соответственно с выходов первой 7 и второй 8 линий задержки. При этом из  чейки третьего накопител  24 считываетс  соответствующий бит маски. Адреса используемых  чеек всех ЗУ принимают значени  от М до ( L -1) с шагом 1 и измен ютс  циклически. Это происходит следующим образом. Если в первом 6 или втором 9 счетчике адреса было зафиксировано предыдущим импульсом число ( L -1), то последующий импульс , поступающий на вход какого-либо из этих счетчиков, установит в нем в пер вый момент число L , на которое настроены дешифраторы 11 и 12; Сигнал с выхода соответствующего дешифратора 11 и 12 установит первый 6 или второй 9 сче чш в слёйующий момент в начальное состчэ ние , переписав в разр ды соответству ющего счетчика 6 или 9 адреса параллель ным кодом число М из регистра Ю адрес А так как импульс, которым проводитс  запись или считьшание из накопителей 13,14 и 24, задержан относительно импульса на входе соответственно счетчиков 6 и 9 адреса на врем  t р , то обращение в соответствующий накопитель проводитс  по адресу М. Таким образом, в интервале времени между двум  соседними тактоВЫМ1Гимпульсами из второго 14 и третьего 24 накопителей считываютс  все N битее эталонной комбинации и маски соответственно. За это же врем  1/ в первый накопитель 13 записьшаетс  один бит, поступающей на его информационный вход 17 двоично-кодированной информации, и считываетс  комбинаци  из N ранее затисанных битов, включа  бит, записанный в этот же интервал времени. Причем бит, записан№1й последним во времени, считываетс  последним в кголбинации, т.е. если последьш  запись проводитс  в -ю  чейку первого накопител  13, то считывание начинаетс  в (;j -t- ) - ой и заканчиваетс  j -ой  чейкой. Так как в интервалах времени Т к первому накопителю 13 обращение прсжодитс  ( N+ч ) раз (1 раз-- запись, N раз - считьшание), а ко второму 14 и третьему 24 накопител м - только N раз (считывание), то в каждый последующий интервал при побитном сравнении принимаемой и эталонной комбинации бит, наход щийс  в i -ой  чейке первого накопител  13, последовательно сравниваетс  с битом в i -ой, (i -1)-ой, (i -2)-ой.. , М-ой, (Ь-1)-ой, (Ь-2)-ой. . {1 +2)-ой, ()-ой  чейке второго накопител  14, после чего в i -ю  чейку первого накопител  13 записьшаетс  другой бит принимаемой двоичнокодированной информации, т.е сравнение прсеодитс  таким образом, что принимаема  комбинаци  в каждом следующем Ш1тервале f при сравнении с эталонной комбинацией как бы сдвигаетс  относительно нее на один бит. . При совпадении значений сравниваемых соответствующих битов принимаемой и эталонной комбинаций схема 23 сравнени  вырабатъшает импульс, который поступает на первый вход элемента И29. Если данный бит в эталонной комбинации учитьшаетс  при анализе принимаемой комбинации, т.е. значение соответствующего бита маски есть I, импульс с выхода схемы 23 сравнени  проходит на вход счетчика 30 совпадений и измен ет его состо ние на единицу, в противном случае значение счетчика 30 совпадений не измен етс . При пр ышении числом, поступающим с выходе / счетчика 30 совпадений на один из входе 32 первого порогового элемента 31, числа, задаваемого на его других вводах 33 при помощи второго порогси&ого элемента 34, на выходе первого порогсшбго элемента 31 по вл етс  сигнал обнаружени  заданной кодовой ком бинаини. Технико-эконсмическое преимущество предлагаемого устройства заключаетс  в повышении надежности обнаружени  заданных признаков в анализируемой ксллбнм надии двоичного кода за счет обеспечени  побитного сравнени  с эталонной комбинаиией двоичного кода и маскирсжани  любых вход щих в нее битов, а также . оперативной замены эталона. формула изобретени  Логическое запоминающее устройство, содержащее генератор импульссж, эли«{енты ИЛИ, триггер, первый счетчик адреса, адреса, накопители, схему сравне ни  и элетvfeнт И, причем первые входы элементов ИЛИ соединены с первым вхсь. дом триггера, вторые входы первого элемента ИЛИ и триггера подключены ко входу синхронизации устройства, выход первого ИЛИ соединен с первым управл ющим входом первого счетчика адреса, входы которого подключены к выходам регистра адреса, а выходы - ко входам установки адреса первого накопител , управл ющий вход которого подключ к выходу триггера, а информалионный вход  вл етс  входом устройства, выходы первого и второго накопителей соединены соответственно со входами схемы сравнени , выход которой подключен к первому входу элемента И, отличающеес а т&л, что, с депью повышени  надежности устройства, оно содержит третий накопитель, дешифраторы, второй счетчик дареса, задержки, счетчик совпадений , пороговые элементы, формирова таль Импульсов и блок записи эталонных импульсов, причем первый вход формировател  импульссж подключен к выходу генератора импульсов, второй вход - к установочному входу счетчика совпадений и входу синхронизадии устройства, а выхоок первсму входу первого элемента ИЛИ, входы n jBoro деши{ ратора соединены с выходами счетчика адреса, а выход первого деШЕфратфа подключен ко второму управл кш1№1у входу первого счетчика адреса, вход первого элемента задержки соединен с выходом первого элемента ИЛИ, а выход - с адресным вхо-дсм первого накопкте  , первый и второй выходы блока записи эталонных импульсе подключены ко второму входу второго элемента ИЛИ и ко входу регистра адреса соответственно, третий выход соединен с Ш1фо ж{адионным входе второго накопител , четвертый выход - с управл ющими входами вте)рс :ч) и третьего нахопителЫ), а п тый выход - с информационным входом третьего накспнтел , адресные входы второго к третьего накопителей подключены к выходу второго элемента задержки, вход которого соединен с выходом вторсьго эпвменга ИЛИ и афвым управл ющим входом второго счетчика адреса, входы которого подключевы к выходам регистра адреса, а выходы - ко устансюки адреса второго и третьего н опителей н входам деши|)ратора, выход которого соединен со вторым управл ющим входом в-горого счетчика адреса, выход третьего ав ао теп  подключен ко второму входу эл у{ента И, выход которого соединен ее входом счетчгаса совпадений, выходы которого подключены к одним вз входов первого порогов их ал ента, другие которого сЬединевы с выходами второго порогового элемента, а выход  вл етс  выходем устроЯстеа. Источники информаиюс, прин тые во вн мание при экспертизе:; 1.Патейт США N 3346844, кл. 34О-146.2, опублшс. 1967. 2.Алторекое свидетельство СССР №427377, кл. Q 11 С 9/ОО, 1974 (прототип).

,i«i,i

Claims (1)

1. Формула изобретения

   Логическое запоминающее устройство, содержащее генератор импульсов, элементы ИЛИ, триггер, первый счетчик адреса, 25 регистр адреса, накопители, схему сравнения и элемент И, причем первые входы элементов ИЛИ соединены с первым входом триггера, вторые входы первого элемента ИЛИ и триггера подключены ко 30 входу синхронизации устройства, выход первого элемента ИЛИ соединен с первым управляющим входом первого счетчика адреса, входы которого подключены к выходам регистра адреса, а выходы - ко 35 входам установки адреса первого накопителя, управляющий вход которого подключен к выходу триггера, а информационный вход является входом устройства, выходы первого и второго накопителей соединены 40 соответственно со входами схемы сравнения, выход которой подключен к первому входу элемента И, отличающеес я тем, что, с целью повышения надежности устройства, оно содержит третий 45 накопитель, дешифраторы, второй счетчик адреса, элементы задержки, счетчик совпадений, пороговые элементы, формирователь импульсов и блок записи эталонных импульсов, причем первый вход формирователя импульсе» подключен к выходу генератора импульсов, второй вход - к установочному входу счетчика совпадений и входу синхронизации устройства, а выход·» к первому входу первого элемента ИЛИ, входы первого дешифратора соединены с выходами первого счетчика адреса, а выход первого дешифратора подключен ко второму управляющему входу первого счетчика адреса, вход первого элемента задержки соединен с выходом первого элемента ИЛИ, а выход - с адресным вхо·дом первого накопителя, первый и второй выходы блока записи эталонных импульсе» подключены ко второму входу второго элемента ИЛИ и ко входу регистра адреса соответственно, третий выход соединен с информационным входом второго накопителя, четвертый выход - с управляющими входами второго и третьего накопителей, а пятый выход — с информационным входом третьего накопителя, адресные входы [второго и третьего накопителей подключены к выходу второго элемента задержки, вход которого соединен с выходом второго элемента ИЛИ и первым управляющим входом второго счетчика адреса, входы которого подключены к выходам регистра адреса, а выходы - ко входам установки адреса второго и третьего накопителей и входам второго дешифратора, выход которого соединен со вторым управляющим входом второго счетчика адреса, выход третьего накопителя подключен ко второму входу элемента И, выход которого соединен со входом счетчика совпадений, выходы которого подключены к одним из входов первого порогового элемента, другие входы которого соединены с выходами второго порогового элемента, а выход является выходом устройства.