SU1014036A1 - Логическое запоминающее устройство - Google Patents

Description

рой схемы сравнени  и информационными входами п того регистра, выхода которого подключены к .информационным входам шестого регистра, выходы седьмого регистра соединены с другими входами второй схемы сравнени , выход которой подключен к первому входу второго элемента ИЛИ, выход которого соединен с установочными входами четвертого и шестого регистров, входом стробировани  первого триггера и единичным входом четвертого триггера, выход которого подключен к первому входу третьего элемента И, второй вход которого соединен с установочным входом второго и счетным входом п того счетчиков, первые вхбды второго и третьего коммутаторо подключены к первому входу формировател  эталонных импульсов, третий выход которогосоединен со входами считывани  второго и третьегонакопителей ,, выходы которых подключены соответственно ко вторим входам второго и третьего коммутаторов,выходы которых соединены соответственно с другим входом первой схемы сравнени  и со вторым входом первого элемента И, второй выход формировател  управл ющих импульсов подключен ко входам разрешени  записи-считывани  накопителей , третьи входы второго и третьего коммутаторов соединены соответст-венно с первым и со вторым выходами формировател  эталонных импульсов, второй и третий входы которого подключены соответственно к третьему выходу формировател  управл ющих импульсов , счетному входу третьего счетчика и второму входу первого коммутатора и к четвертому выходу формировател  управл квдих импульсов, входу стробировани  первого дешифратора и третьему входу первого элемента И, п тый и шестой выходы формировател  управл ющих импульсов соединены соответственно со вторым входом второго элемента и и нулевым входом четвертого триггера и со входом стробировани  второй схемы сравнени , установочный вход третьего счетчика подключен к; первому входу первого, элетлента ИЛИ,первый и четвертый входы формировател  эталонны2 импульсов и входы регистра  вл ютс  соответственно управл ющим входом, эталонным , входом и входами кода длины интервала устройства, выходы первого триггера/ четвертого и шестого регистров и Tpeicbero элемента И  вл ютс  выходами устройства, второй вход второго элемента И  вл етс  входом установки фазы устройст .ва.

Изобретение относитс  к вычисли ,тельной технике, в частности к области запоминак цих устройств, и может быть использовано дл  анализа комби . наций двоичного кЬда в заданном ин. тервале

Известно логическое запоминаницее устройство, которое содержит регийтр сдвига входного сигнала, пр мой выход ка едого разр да которого соединен с первым входом одного из элет ментов И, выходы которых соединены с соответствующими шинами считывани  запоминающего устройства (ЗУ) на магниагных сердечниках, в которое посто нно зашиты эталоны, а вторые входы объединены, между собой и на них поданы импульсы считывани , приг чем выходы ЗУ подключены к пороговым устройствам 1.

Недостатками этого устройства  вл ютс  его сложность и низка  надежность .

Наиболее близким по технической сущности к изобретению  вл етс  ло .гичеркое запоминающее устройство, содержащее генератор импульсов, форо

мирователь имцульсов, первый и второй элементы ИЛИ, триггер, первый счетчик адреса, первый и второй эле менты задержки, второй счетчик адре5 . са, регистр адреса, первый и второй дешифраторы, первый, второй и уретий накопители, каждый из которых имеет входы установки адреса, информационный вход, управл ющий вход и адресный

10 вход, а также cxisMy сравнени , элемент И, счетчик совпадений, пороговый элемент, регистр порогового числа и блок записи эталонных импуль . сов р ,

Недостатком известного устройства  вл етс  низка  надежность обусловленна  тем, что в каждом тактовс л Интервале решени  об обнаружении

0 комбинации принимаютс  независимо

от решений в других тактовых интервалах; а также тем, что считываемые иа первого и из второго накопителей, сигналы 1йогут иметь взаимную задерж-.

5 ку на входах схемы сравнени , привод щую н по влению на ее выходе ложных сигналов сравнени , и тем, что возможна ложна  установка счетчиков адреса в исходное состо ние. Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  те что в логическое запоминающее уст .ройство, содержащее накопители, сче чики, формирователь эталонных импул сов, формирователь управл ющих импульсов , генератор импульсов, перву схему сравнени , пороговый элемент, регистры, первый элемент ИЛИ, пер:вый триггер, первый дешифратор и пе вый элемент И, причем тактовый выход генератора импульсов соединен с первым входом формировател  управл  щих импульсов, второй тактовый вход которого подключен к первому входу первого элемента ИЛИ, выход которого соединен со счетным входом перво го счетчика, выходы которого подклю чены к информационным входам первог дешифратора и адресным входам перво накопител , выход которого соединен с одним из входов первой схемы сраы нени , выход которой подключен к первому входу первого элемента И, выход которого соединен со счетным входом второго счетчика, установочный вход которого подключен к перво му входу первого элемента 1ШИ, выходы первого регистра соединены с одними из входов порогового элемента выходы второго регистра подключены к информационным входам первого и третьего счетчиков, выходы третьего счетчика соединены с адресными входами второго и третьего накопителей , информационные входы которых соединены соответственно с первыми вторым выходами формировател  эталонных импульсов, первый вход первог элемента ИЛИ, информационный вход первого накопител , входы первого и второго регистров  вл ютс  соответственно входом синхронизации, информационным и установочными вхо- дами устройства, введены второй, третий и четвертый триггеры, коммутаторы , четвертый и п тый счетчики, второй и третий элементы И, третий, четвертый, п тый, шестой и седьмой регист.ры, втора  схема сравнени  и второй элемент ИЛИ, причем информационный вход первого триггера подключен к выходу порогового элемента , другие входы которого соедийены с пр мыми выходами третьего регистра и входами четвертого регистра , входы второго триггера подключены к выходам первого дешифратора. а выход соединен с первым входом первого коммутатора, выходы которого подключены соответственно ко второму входу первого элемента ИЛИ и к управл кщему входу первого счетчика, информационные входы третьего регистра подключе 1ы к выходам второго счетчика, а инверсные выходы - к одним из входов четвертого счетчика, другие входы которого соединены соответственно с выходом rtepBoro И и с первым выходом формировател  управл ющих импульсов, входом записи первого накопител  и нулевым входом третьего триггера, единичный вход которого подключен к выходу четвертого счетчика, а выход - к первому входу второго элемента И, выход которого соединен с управл ющими входами третьего и п того регистров, установочные входы которых подключены к выходу третьего элемента И и установочному входу п того счетчика , выходы которого соединены с одними из входов второй схемы сравнени  и информационными входами п того регистра, выходы которого подключены к информационным входам ; шестого регистра, выходы седьмого регистра соединены с другими входами, второй схемы сравнени , выход которой подключен к первому входу BTOjSo „., ип,л :,::L „: го элемента ИЛИ, выход которого соединен с установочными входами четвертого и шестого регистров, входо14 стробировани  первого триггера и единичным входом четвертого триггера, выход которого подключен к первому входу третьего элемента И, второй вход которого соединен с установочным входом второго и счетным входом п того счетчиков, первые входы второго и третьего коммутаторов подключены к первому входу формировател  этешонных ш шульсов, третий выход которого соединен со входами считывани  второго и третьего накопителей, выходы которых подключены соответственно ко вторым входам второго и третьего коммутаторов, выходы которых соединены соответственно с другим входом первой схемы сравнени  и со вторым входом первого элемента И, второй выход формировател  управл ющих импульсов подключен ко входам разрешени  записи считывани  накопителей , третьи входы второго и третьего коммутаторов соединены соответственно с первым и со вторым выходами формировател  эталонных импульсов, второй и третий входы которого подключены соответственно к третьему выходу формировател  управл ющих импульсов, счетному входу третьего счетчика и второму входу первого коммутатора и к чет вертому выходу формировател  управл ющих импульсов, входу стробировани  первого дешифратора и третьему входу первого элемента И, п тый и шестой выходы формировател  управл ющих импульсов соединены соответственно со вторым входом второго элемента И и нулевым входом четвертого триггера и со входом стробировани  второй схемы сравнени , установочный вход третьего счетчика подклю- : чей к первому входу первого элемента ИЛИ, первый и четвертый входы формировател  эталонных импульсов и входы седьмого регистра  вл ютс  соответственно управл ющим входо эталонным входом и входами кода дли ны интервала устройства, выходы пер вого триггера, четвертого и шестого регистров и третьегр элемента И  вл ютс  выходами устройства, второ вход второго элемента И  вл етс  входом установки фазы устройства. На чертеже приведена структурна  схема .предложенного устройства. Устройство содержит последовательно соединенные первый элемент ИЛИ 1, первый счетчик 2, первый нако питель 3, первую схему сравнени  4, 1первый элемент И 5, второй счетчик б, предназначенный дл  счета совпаде ний, первый регистр 7, предназначенный дл  хранени  порогового числа, пороговый элемент 8, первый триггер 9, дешифратор 10, формирователь 11 управл ющих импульсов, первый коммутатор 12, второй регистр 13, пред назначенный дл  хранени  кода длины комбинации, второй накопитель 14, второй коммутатор 15, третий счетчик 16, третий накопитель 17, третий ком мутатор 18, четвертый счетчик 19, вт рой триггер 20, второй элемент И 21, третий 22 и четвертый 23 регистры, предназначенные дл  хранени  числа совпадений, п тый счетчик 24, предназначенный дл  счета тактов, п тый 25 и шестой 26 регистры, предназначенные дл  хранени  номера такта, седьмой 27 регистр, предназначенный дл  хранени  длины интервала, вторую схему сравнени  28, второй элемент ИЛИ 29, третий триггер 30 третий элемент И 31, формирователь 32 эталонных импульсов, генератор 33 импул сов и четвертый триггер 34, На чертеже также обозначены: вход 35 синхронизации, информационный вход 36, входы 37 кода длины комбина ции, управл ющий 38 и эталонный 39 входы устройства, входы 40 кода поро гового числа устройства, выходы 41, 42 и 43 устройства, предназначенные дл  вывода импульсов обнаружени  комбинации, импульсов числа еовпадений и кода номера такта соответствен но, входы 44 кода длин интервала и выход 45 устройства, предназначенный дл  вывода импульса начала интервала, и вход 46 установки фазы устройства, первый 47, второй 48 . И третий 49 выходы формировател  эталонных импульсов, выходы 50-55 с первого по шестой формировател  управл ющих импульсов. Устройство работает следуюощм образом. На вход 36 поступают .ринимаемые двоичные сигналы, на вход 35 - сопровождающие их тактовые импульсы (ТИ ), В каждом тактовом интервале ( интервале между соседними ТИ) осуществл етс  запись принимаемого двоичного сигнала в накопитель 3 и сравнение выборочной и эталонной комбинаций объемом N бит кажда  ( гдеЫ О - целое число). Выборочна  комбинаци  образована двоичными импульсами, записаннь ми в накопитель 3 в данном и в(1Ч-1 предыдущих тактовых интервалах, эталонна  комбинаци  хранитс  в накопителе 14. Результатом сравнени   вл етс  число совпадений бит выбирочной и эталонной комбинаций на информационных позици х. Последние указываютс  маской, в которой биты равны 1 на информационных и О на неинформационных позици х и котора  хранитс  в накопителе 17, В интервале анализа из выборочных комбинаций находитс  та, котора  обладает наибольшим совпадением с эталоном. Выходными данными устройства  вл ютс  число совпадений бит указанной выбо рочной и эталонной комбинаций на информационных позици х, местоположение выборочной комбинации в интервале анализа, сигнал начала интервала | и сигнал обнаружени  комбинации. Процессы анализа происход т следующим образом, . Очередной. ТИ, поступивший на вход 35, устанавливает в ноль счетчик 6 и счетчик 16, увеличивает на едини:ЦУ содержимое счетчика 24, запускает формирователь 11, и, проход  через элемент ИЛИ 1 на вход счетчика 2, увеличивает его содержимое на единицу , и таким образом, устанавливает очередной адрес на адресных входах накопител  3, Формирователь 11 в ответ на ТИ вырабатывает в тактойом интервале следующие управл ющие сигналы: на выходе 50 - импульс записи, на выходе 51 - импульс разрешени , на выходе 52 - первую пачку из N импульсов, на выходе 53 - вторую пачку из N импульсов, задержанную относительно первой на половину периода повторени  импульсов в пачке , на выходе 54 - первый одиночный импульс, следующий после второй пачки , на выходе 55 второй одиночный импульс. Дл  этого используютс  импульсы генератора 33 и код длины комбинации, поступающий на входы формировател  11 с выходов регистра 13, Импульс разрешени  начинаетс  вместе с импульсом записи, заканчиваетс  после окончани второй пачки импульсов и разрешает выбор кристалла в накопител х 3, 14, 17,

Импульс записи с выхода 50 форлш, ровател  11 .осуществл ет запись двоичного сигнала со входа 36 в накопитель

3по адресу,, указываемому счетчиком 2, запись в. обратном коде числа совпадений из регистра 22 в счетчик 19, установку в ноль триггера 20,

По окончании импульса записи накопитель 3 переводитс  в режим считывани . Если на входе 38 отсутствует команда ввода, зло коммутаторы 15 и 18 наход тс  в состо нии пропускани  на свои выходы выходных импульсов накопителей 14,17 формирователь 32 формирует на выходе 49 потенциал, задающий накопител м 14 и 17 режим считывани . Импульсы первой пачки с выхода

52формировател  11, поступа  на вход счетчика 2 через коммутатор 12 и элемент ИЛИ 1 и на вход счетчика 16, последовательно измен ют содержимое этих счетчиков. При этом на выходы накопихелей 3,14 и 17 последовательно считываютс  биты из  чеек, адреса которых указываютс  в накопителе 3 счетчиком 2, а в накопител х 14,

17 - счетчиком 16.. Схема сравнений

4формирует импульс логической 1 при совпадении и логического О при несовпадении поступающих на ее входы сигналов выборочной и эталонной комбинаций . , Сигналы сравнени  считываютс  на входы счетчиков 6 и 19 импульсами второй пачки, поступак цими  а третий вход элемента И 15 с выхода

53формировател  11. Элемент И 5 блокируетс  в случае, если на выходе накопител  17 присутствует сигнал маски соответствующий неинформационной позиции. В результате по окончании второй пачки импульсов счетчик

6 будет содержать число совпадений бит выборочной и эталонной комбинаций на информадионных позици х. Если это число больше содержимого регист-. ра 22, записанного в начале тактового интервала в обратном коде в счетчик 19, то последний в процессе счета переполнитс , а сигнал с его выхода установит в единицу триггер 20. Тогда первый одиночный импульс с выхода

54пройдет на выход злемента И 21

и запишет в регистр 25 номер такта из счетчика 24, а в регистр 22 - чис ло совпадений из счетчика 6,  вл ющеес  в текущем интервале анализа наибольшим на данный момент времени.

Адреса используемых  чеек накопителей 14 и 17 измен ютс  от О доСЫ-1) а.  чеек накопител  3 - отЫ до( где . Я - число, которому соответствует обратный код числа N . При этом дешифратор 10, триггер 34 и коммутатор 12 обеспечивают работу счетчика 2 с коэффициентом пересчета N .Если в счетчике 2 окажетс  число (,1 1-«-N-1 (в младшем разр де О, в остальных разр дах 1, то импульс второй

пачки с выхода 53 проходит 4ёрез стробирукадий вход дешифратора 10 на его выход и устанавливает в еди-г ницу триггер 34. В результате следующий импульс первой пачки с выхода 52 проходит через коммутатор 12 на .управл ющий вход счетчика 2 и записывает в него число Я из регистра 13. Следующий импульс из второй пачки пройдет на второй выход дашифра тора .10 и установит в ноль триггер 34, после чего импульсы первой пачки будут проходить через коммутатор 12, элемент ИЛИ 1 на вход счетчика 2. Тактовый импульс, поступающий на. вход счетчика 2 в дополнение к N импульсам первой пачки, записывает сопровождаемый им двоичный сигнал в ту  чейку накопител  3, в которой хранитс  самый старый бит предицущей выборочной комбинации. Поэтому при считывании достигаетс  сдвигна один бит данной выборочной KC Iбинации относительно прейьщущей

Пороговый элемент 8 формирует на своем выходе сигнал логической 1 комбинаци  обнаружена, если число в регистре 22 больше или равно числу в регистре 7.

Схема сравнени  28 формирует импульс логической 1 конец интервала анализа при равенстве чисел в счетчике 24 и в регистре 27. Этот импуль под действием второго одиночного импульса с выхода 55, поступающего на стробирующий вход схемы сравнени  28, считываетс  .на ее выход, проходит через элемент ИЛИ 29 и УСтанавливает в единицу триггер 30, записывает в триггер 9 сигнал обнаружетз ни  комбинации с выхода порогового элемента 8, в регистр 23 - число совпадений бит эталонной и Наиболее близкой к ней выборочной комбинации с выходов регистра 22, в регистр 26 номер такта с выходов регистра 25, указывающего местопсложение этой выборочной комбинации в интервале анализа . Ло ическа  1 с выхода триггер 30 открывает элемент И 31. Слепдующий тактовый импульс со входа- 35 проходит на выход 45 и сообщает об окончании данного и начале следующего интервала анализа. Этот импульс сопрово эдает также данные в выходов 41,42,-.43 и устанавливает в ноль счетчик 24, регистры 25 и 22, подго тавлива  их к новому интервалу анализа .

Следующий затем первый одиночный импульс с выхода 54 устанавливает ;в ноль триггер 30.

Таким образом, устройство в интервале анализа, который задаетс  регисром 27 и счетчиком 24, находит местоположение выборочной комбинации, наи;более сходной с эталонной, число совпадений их бит на информационных

позици х формирует сигнал обнаружени  комбинации, запоминает эти данны и по окончании интервала анализа выдает их на соответствующие выходы в сопровождении импульса начала интервала .

Дл  установки новой фазы интервала анализа необходимо на вход 46 подать импульс установки фазы,  вл ющийс  одним из импульсов последовательности ТИ, поступаклцей на вход 35 Этот импульс через элемент ИЛИ 29 устанавливает в единицу триггер 30, поступает на установочные входы триггера 9 и регистров 23,26 и записывает в них выходные данные устройства. ТИ со входа 35 проходит на выход элемента И 31, устанавливает в ноль счечик 24, регистры 22,25. При этом на выход 45 выдаетс  импульс фазы, задержанный относительно импульса на входе 46 на врем  задержки распространени  сигналов в триггере 30 и в элементе И 31.

Дл  загрузки эталонной комбинации в накопитель 14 и маски в накопитель

17на вход 38 подаетс  команда ввода , длительность которой равна длительности тактового интервала и котора  поступает на управл ющие входы коммутаторов 15,18 и вход формировател  32. В результате коммутатор 15 соедин ет другой вход схемы сравнени  4 с информационным входом накопи телл 14 и выходом 47, а ког мутатор

18 второй вход элемента И 5 с информационным входом накопител  vl7 и выходом 48. В формирователе 32 содержитс  заранее записанные по входу 39 эталонна  комбинаци  и маска (вход 39 может быть входом параллельного или последовательного ввода комбинаций ) . Импульсы первой пачки с выхода 52 считывают на выходе 47 и 48 эталонную комбинацию и маску, а импульсы второй пачки с выхода 53 .проход т на выход 49 и записывают биты эталонной комбинации в накопит тель 14 и биты маски в накопитель 17. Одновременно благодар  коммутаторам 15, 18 происходит сравнение бит эталонной и выборочной комбинаций с учетом маски, как это было, описано ранее, т.е. загрузка комбинаций в накопители 14,17 происходит без прерывани  анализа.

Таким образом, предложенное устройство позвол ет повысить надежность обнаружени  комбинации путем выделени  в интервеше анализа наиболее сходной с эталоном комбинации, путем устранени  ложных установок счетчика 2 за счет стробировани  дешифратора 10, путем разнесени  во времени операции адресного считывани  накопителей 3,14 17 и подсчета числа совпадений за счет формирова ,ни  двух пачек импульсов, а также путем исключени  перерывов в анализе при загрузке эталонной комбинации и маски.

Технико-экономическое пpeимs alecT во предложенного устройства заключаетс  в его более высокой надежности по сравнению с известным.

$ г

5

Claims (1)

1. ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители, счетчики, формирователь эталонных импульсов, формирователь управляющих импульсов, генератор.импульсов, первую схему сравнения, пороговый элемент, регистры, первый элемент ИЛИ, первый триггер, первый дешифратор и первый элемент И, причем тактовый выход генератора импульсов соединен с первым входом формирователя управляющих импульсов, второй тактовый вход которого подключен к первому входу первого элемента ИЛИ, выход ' которого соединен со счетным входом первого счетчика, выходы которого подключены.к информационным входам первого дешифратора и адресным входам первого накопителя, выход которого соединен с одним из входов первой схемы сравнения, выход которой подключен к первому входу первого элемента И, выход которого соединен со счетным входом второго счетчика, установочный вход которого подключен к первому входу первого элемента ИЛИ, выходы первого регистра соединены с одними из входов поро-< гового элемента, выходы второго регистра подключены к информационным . входам первого и третьего счетчиков, выхода третьего счетчика соединены с адресными входами второго и третье·, го накопителей, информационные входа которых соединены соответственно с .первым и вторым выходами формирователя эталонных импульсов, первый вход· первого элемента ИЛИ, информационный вход первого накопителя, входа перво-:, го и второго регистров являются соответственно входом синхронизации, информационным и установочными входами устройства, отличающееся тем, что, с целью повышения надежности устройствам него введены второй третий и четвертый триггеры, коммутаторы, четвертый и пятый счетчики, второй и третий элементы И, третий, четвертый, пятый, шестой и седьмой регистры, вторая схема сравнения ивторой элемент ИЛИ, причем информа- . ционный вход первого триггера под- .. _Ω ключей к выходу порогового элемента, © другие входа которого соединены с прямыми выходами третьего регистра и входами четвертого регистра, входы второго триггера подключены к вы-, ходам первого дешифратора, а выход соединен с первым входом первого коммутатора, выходы которого подключены соответственно ко второму входу' первого элемента ИЛИ и к управляющему входу первого счетчика, информацион- ные входы третьего регистра подключены к выходам второго счетчика, а инверсные выходы - к одним из входов четвертого счетчика, другие входы которого соединены соответственно ‘с выходом первого ’элемента И и с первым выходом формирователя управляющих импульсов, входом записи первого накопителя и нулевым входом третьего триггера, единичный вход которого подключен к выходу четвертого счетчика, а выход - к первому входу второго элемента И, выход которого соединен с управляющими входами третьего и пятого регистров, установочные входа которых подключены к выходу третьего элемента. И и установочному входу пятого счетчика, выходы которого соединены с одними из входов вто

   SU ш) ЮН 03 6 рой схемы сравнения и информационными входами пятого регистра, выхода которого подключены к информационным входам шестого регистра, выходы седьмого регистра соединены с другими входами второй схемы сравнения, выход которой подключен к первому входу второго элемента ИЛИ, выход которого соединен с установочными входами четвертого и шестого регистров, входом стробирования первого триггера и единичным входом четвертого триггера, выход которого подключен к первому входу третьего элемента И, второй вход которого соединен с установочным входом второго и счетным входом пятого счетчиков, первые входа второго и третьего коммутаторов подключены к первому входу формирователя эталонных импульсов, третий выход которого соединен со входами считывания второго и третьего' накопителей., выходы которых подключены соответственно ко вторым входам второго и третьего коммутаторов,·выхода которых соединены соответственно с другим входом первой схемы сравнения и со вторым входом первого элемента И, второй выход формирователя управляющих импульсов подключен ко входам разрешения записи-считывания накопителей, третьи входы второго и третьего коммутаторов соединены соответственно с первым и со вторым выходами формирователя эталонных импульсов, второй и третий входы которого подключены соответственно к третьему выхо- ‘ду формирователя управляющих импульсов, счетному входу третьего счетчика и второму входу первого коммутатора и к четвертому выходу формирователя управляющих импульсов, входу стробиро’вания первого дешифратора и третьему . входу первого элемента И, пятый и шестой выходы формирователя управляющих импульсов соединены соответственно со вторым входом второго элемента И и нулевым входом четвертого триггера и со входом стробирования второй схемы сравнения, установочный вход третьего счетчика подключен К первому входу первого, элемента ИЛИ/ первый и четвертый входы формирователя эталонных импульсов и входа седьмого регистра являются соответст-г венно управляющим входом, эталонным , входом и входами кода длины интервал ла устройства, выходы первого триггера, четвертого и шестого регистров и третьего элемента И являются выходами устройства, второй вхоц второго элемента И является входом установки фазы устройства.