SU1290423A1

SU1290423A1 - Буферное запоминающее устройство

Info

Publication number: SU1290423A1
Application number: SU853917221A
Authority: SU
Inventors: Сергей Владимирович Тюрин
Original assignee: Войсковая Часть 33872
Priority date: 1985-06-25
Filing date: 1985-06-25
Publication date: 1987-02-15

Abstract

Изобретение относитс к вычислительной технике, в частности к устройствам буферизации данных, и может быть использовано в системах обработки данных и в системах накоплени и передачи информации. Цель изобретени - повьшение надежности буферного запоминающего устройства. Устройство содержит управл ющий вход ,1, блок 2 управлени , счетчик 3 адресов , блок 4 управлени , счетчик 5 адресов, накопитель 6, блок 7 ввода данных, блок 8 вывода данных Устройство работает в двух режимах ;. зада ваемых блоком 2. Первый режим Обеспечивает приоритетную запись данных в накопитель 6 и многократное считывание в разрешенные моменты времени . Второй режим обеспечивает приоритетную запись данных в накопитель 6 и однократное считывание массива дан- ньрс, объем которого определ етс значени ми счетчиков 3 и 5 адресов, Блок 4 управлени организует работу, накопител 6 в режиме записи и считывани и синхронизирует работу блоков 7 и 8 ввода и вывода данных и счетчиков 3 и 5 адресов. Кроме того, блок 4 осуществл ет подключение выхо- до счетчиков 3 и 5 к адресным входам накопител 6. 3 ил. i W ю со

Description

I

Изобретение относитс к вычислительной технике, в частности к устройствам буферизации данных, и может быть использовано в системах обработки , данных, а также в системах накоплени и передачи информации.

Цель изобретени - повьшение надежности устройства.

На фиг. 1 приведена структурна

схема устройства; на фиг. 2 и 3 - с труктур ные схемы блоков управлени

Буферное запоминающее устройство содержит управл ющий вход 1, блок 2 управлени , счетчик 3 адресов, блок 4 управлени , счетчик 5 адресов, накопитель 6, блок 7 ввода данных, блок 8 вывода данных, входы 9-15 блока 2 управлени , выходы 16 и 17 блока 2 управлени , выход 18, вход 19, адресные выходы 20, вход 21 блока 4 управлени .

Блок 2 управлени (фиг. 2) содержит элемент И 22, элемент ИЛИ 23, триггер 24, элемент И 25, элемент НЕ 26, элементы И 27 и 28, триггер 29, элементы И 30 и 31, элемент НЕ 32, элемент И 33 и блок 34 сравнени . .

Блок 4 управлени (фиг. 3) содержит мультиплексор 35, элементы И 36-39, триггеры 40 и 41, генера- :тор 42 импульсов, распределитель 43 импульсов.

Блок 2 управлени предназначен дл включени одного из двух режимов работы буферного запоминающего устройства , выбор которого определ етс управл ющим потенциалом, поступающим на вход 1. Первый режим работы обеспечивает приоритетную запись информации в накопитель 6 и многократное ее считывание в разрешенные моменты времени. Во втором режиме обеспечиваетс также приоритетна запись информации в накопитель 6, но с однократным считыванием массива информации, объем которого определ етс разницей содержимого счетчиков 3 и 5 адресов. Счетчик 3 адресов предназначен дл формировани адреса чеек накопител 6, в которые осуществл етс запись информации. Счетчик 5 адресов предназначен дл формировани адреса чеек накопител 6, из которых информаци , считываетс . БЛОК 4 управлени предназначен дл выбора режима записи или считывани информации дл синхронизации работы блоков ввода и вывода данных, а также обеспечивает соот1

;

20

25

2904232

ветствующее подключение выходов счет чиков 3 и 5 адресов к адресным входам накопител 6, Накопитель 6 предназначен дл временного запоми-

5 нани и хранени информации.

Устройство работает следующим образом .

Если на вход 1 буферного запоминающего устройства поступает низкий

10 управл ющий потенциал, то реализуетс первый режим работы устройства. При этом в блоке 4 управлени с помощью генератора 42 импульсов и трехтактного распределител 43 им 5 пульсов цикл::чески формируютс три, неперекрывающихс во времени управл ющих импульса. Первым по времени управл ющим импульсом осуществл етс циклический опрос состо ний блока 7 ввода данных и блока 8 вывода данных, в результате чего триггеры 40 и 41 устанавливаютс в одинаковые состо ни . При единичном состо нии триггера 40 реализуетс этап записи информации, а при нулевом его состо нии и единичном состо нии триггера 41 - этап считьша- i ни информации.

При реализации режима записи открываетс соответствующий вход мультиплексора 35, в результате чего выход счетчика 3 подключаетс к ад- ресному входу накопител 6. В то же врем открываютс элементы И 38

35 и 36, чем обеспечиваетс прохождение второго и третьего управл кнцих импульсов, формируемых распределителем 43 импульсов, соответственно на входы блока 7 и счетчика 3. По

40 второму управл ющему импульсу, формируемому элементом И 38, блок 7 ввода данных обеспечивает вьвдачу в накопитель 6 записываемой информации и сигнала записи. По третьему уп45 равл ющему импульсу, формируемому элементом И 36, осуществл етс наращивание на единицу счетчика 3 адресов . В случае отсутстви информации , подлежащей вводу в буферное за50 поминающее устройство, на первом выходе блока 7 устанавливаетс низкий потенциал, в результате чего триггер 40 переключаетс в нулевое состо ние. Этим разрешаетс реали55 эаци ре:жима многократного считыва- нн информации. В этом случае через мультиплексор 35 адресный вход накопители 6 подключаетс к выходу счетчика 5 адресов. В то же врем

30

разрешаетс прохождение второго и третьего управл ющих импульсов соответственно через элементы И 39 и 37, если только блок 8 вывода данных готов прин ть информацию, о чем свиде- тельствует наличие высокого потенциала на выходе блока 8 и, соответственно , на выходе триггера 41, Управл ющий импульс с выхода элемента И 39 проходит через элемент ИЛИ 33 и пос- тупает на вход блока 8 вывода данных дл стробировани считываемой из накопител 6 информации. Импульс с выхода элемента И 37, пройд через открытый элемент И 27 и элемент ИЛИ 23 поступает на вход счетчика 5 адресов и автоматически наращивает его содержимое на единицу. Режим считывани продолжаетс до тех пор, пока не возобновитс режим записи, либо не по витс низкий потенциал на выходе блока 8 вывода данных, либо не переключитс режим работы буферного запоминающего устройства при режиме считьтани информации,

Если на вход 1 буферного запоминающего устройства поступает высокий потенциал, то реализуетс второй режим работы, который отличаетс от первого однократной выдачей записан- ного в накопитель 6 массива информации . В данном режиме блок 4 управлени работает так же, как.и в первом режиме.

Блок 2 управлени работает следую щим образом.

При записи информации блок 34 сравнени осуществл ет текущее сравнение содержимого счетчиков 3 и 5 адресов. Если сравнени кодов не происходит (что указывает на то, что массив записываемой информации меньше максимального объема накопител 6), то элемент И 28 не открываетс и триггер 24 остаетс в нулевом состо нии, чем запрещаетс ;прохождение третьего управл ющего импульса через элемент И 22 и элемент ИЛИ 23 на вход счетчика 5, I

Если при записи информации на

выходе блока 34 сравнени по вл етс сигнал (чт о означает переполнение емкости накопител 6), то с этого момента третьим управл ющим импульсом , поступаклцим с выхода эле- мента И 36 на вход элемента И 22 осуществл етс синхронное наращивание содержимого счетчиков 3 и 5. Это обеспечивает равенство их содержи

fO J5 0 5

0

5

мого вплоть до окончани записи информации, как бы ее объем не соотносилс с максимальным объемом накопител 6.

На этапе считывани информации, когда триггер 24 находитс в нулевом состо нии (т.е. когда факт переполнени на этапе записи не был зафиксирован ) , объем считьшаемой информации определ етс разницей содержимого Счетчиков 3 и 5, Как только содержимое счетчика 5 становитс равным содержимому счетчика 3, элемент И 31 вырабатывает управл ющий потенциал, который, пройд через элемент НЕ 32, запрещает прохождение второго и третьего управл ющих импульсов соответственно через элементы И 33 и 27, чем и обеспечиваетс .однократное считывание записанного массива информации. При этом триггер 24 устанавливаетс в нулевое состо ние сигналом с выхода элемента И 30. Этим исключаетс ложное срабатывание триггера 24 при возобновлении этапа записи очередного массива информации, так как в этот момент начальные состо ни счетчиков 3 и 5 оказываютс одинаковыми,

В случае, когда триггер 24 находитс в единичном состо нии (что сигнализирует о необходимости однократного считьтани максимально возможного объема информации, равного объему накопител 6), элемент И 31 закрыт сигналом с нулевого выхода . триггера 24. Это обеспечивает прохождение второго и третьего управл ющих импульсов через элементы И 33 и 27 в случае первоначального равенства содержимого счетчиков 5 и 3, после чего триггер 24 устанавливаетс в нулевое состо ние, и дальнейша работа блока 2 управлени не отличаетс от описанной.

Claims

Формула изобретени Буферное запоминающее устройство, содержащее накопитель, адресные входы которого подключены к соответствующим выходам первого блока управ- леш1 , первый выход первого блока управлени подключен к входу блока ввода данных, первый и второй выходы которого подключены соответственно к первому входу первого блока управлени и к информационному входу накопител , выход которого подключен к первому входу блока вывода данных, выход которого подключен к второму входу первого блока управлени , третий и четвертьй входы которого подключены к выходам соответственно первого и второго счетчиков адресов, вход второго счетчика адресов подключен к второму выходу первого блока управлени , отличающеес тем, что, с целью повышени надежности устройства оно содержит элементы И, элементы НЕ, триггеры, элемент ИЛИ, блок сравнени , первый и второй йходы которого подключены к входам соответственно первого и второго счетчиков адресов выход блока сравнени подключен к первым входам первого, второго и третьего элементов И, вторые входы первого и второго элементов И подключены соответственно к третьему и четвертому выходам блока управлени , выход первого элемента И подключен к первому входу первого триггера , выход которого подключен к третьему входу второго элемента И, четвертьй вход которого подключен к второму входу третьего элемента И, первому входу четвертого элемента И

,

2904236

к входу первого элемента НЕ и вл етс входом устройства, выход второго элемента И подключен к первому входу второго триггера, первый и второй 5 выходы которого подключены соответственно к третьему входу третьего элемента И и к второму входу четвертого элемента И, третий вход которого подключен к второму входу первого триг- tO гера и второму выходу блока управлени , п тый выход которого подключен к первьим входам п того и шестого элементов И, выходы которых подключены соответственно к второму входу вто-

15 рого триггера и первому входу элемента ИЛИ, второй вход и выход которого подключены соответственно к выходу четвертого элемента И и к входу первого счетчика адресов, выход первого

20 элемента НЕ подключен к второму входу п того элемента И, выход третьего элемента И подключен к входу второго, элемента НЕ, выход которого подклю- ,чен к второму входу шестого элемента

25 и и к первому входу седьмосо элемента И, второй вход и выход которого подключены соответственно к шестому вьЕкоду блока управлени и к второму входу блока вывода данных.

//I 12

« П