SU1425632A1 - Устройство дл задержки цифровой информации с уплотнением - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть ис- пользовано при построении линий задержки цифровой информации. Цель изобретени  - упрощение устройства за счет уменьшени  затрат оборудовани  на его реализацию дл  задержки информации с последовательно повтор ющимис  элементами. Устройство содержит элементы 1 и 2 задержки, буферный регистр 3, блок 4 сравнени , элемент ИЛИ 5, коммутаторы 6 и 11, счетчики 7, 10 и 12, блоки 8, 9, 13 и 14 пам ти , счетный триггер 15, выходной регистр 16 и элемент И 17. 1 ил.

Description

18

(Л

ю

ел

OS

Изобретение относитс  к вычислительной технике и может быть исполь- i зовано при построении линий задержки цифровой информации.

Цель изобретени  - упрощение устройства .

На чертеже изображена структурна  схема устройства дл  задержки цифровой информации с уплотнением.

. Устройство содержит первый элемент 1 задержки, второй элемент 2 задержки , буферный регистр 3, блок 4 сравнени , элемент ИЛИ 5, первый коммутатор 6, первый счетчик 7, первый блок 8 пам ти, второй блок 9 пам ти, вто-. рой счетчик 10, второй коммутатор 11, третий счетчик 12, третий 13 и четвертый 14 блоки пам ти, счетный триггер 1.5, выходной регистр 16,- элемент И-17, вход 18 синхронизации, информационные входы 19, вход 20 кода эа- держки, информационные выходы 21, выход 22 переполнени  устройства.

Устройство работает следующим об- IpaaoM,

В начальнь1й момент времени проис- |ходит установка устройства в исходное состо ние: обнуление буферного 3 « выходного регистров 16, второго 10 и frpeTbero 12 счетчиков, установка в единичное состо ние счетного триггера 15 и прием кода задержки К в счетчик 7 (цепи начальной установки условно йе показаны, чтобы не затен ть фиг,.). : Далее на входы 19 устройства начи- ают поступать информационные слова |эадерживаемой последовательности Кэлементы массива), сопрово адаемые

синхроимпульсами типа меандр на йходе 18 сийхррнизацйи. Триггер i5 находитс  в единичном состо нии, тем самым устанавлива  режим записи дл  Одной половины блоков.пам ти (первый 8 и третий 13 блоки) и режим чтени  второго 9 и четвертого 4 блоков пам ти (втора  половина блоков пам ти ). Таким образом, во врем  первого цикла задержки (после начальной установки ) осуществл етс  запись информа™ дни в первую половину блоков пам ти и чтение информации из второй половины . В конце первого цикла задержки происходит инвертирование состо ни  счетного триггера 15 по сигналу заема Н а выходе счетчика 7. Во врем  в.торого цикла задержки происходит запись информации во вторую половину блоков пам ти (блоки 9 и 14) и чтение инфор

5 0

5

0

5

0

5

0

мации из первой половины (блоки 8 и 13).

Счетчик 7 представл ет собой вычитающий счетчик с коэффициентом пересчета , равным К. Один цикл задержки состоит из К тактов записи чтени  в ка одой половине блоков пам ти. Окончание цикла задержки сопровождаетс  сигналом заема на выходе заема счетчика 7, по которому вновь осуществл етс  прием кода задержки К в счетчик 7.

Рассмотрим работу устройства в режиме записи информации, например, в первую половину блоков пам ти, При поступлении первого информационного слова в блок I3 по адресу К будет записан результат сравнени  данного и предыдущего информационных слов (с выхода блока 4 сравнени ). В случае совпадени  в блок I3 запишетс  логи- ческа  единица, в случае несовпадени  - логический ноль. Предыдущее слово хранитс  в буферном регистре 3, и дл  первого поступившего слова оно будет равно нулю, так как буферный регистр 3 при начальной установке был обнулен. В случае, если первое поступившее слово также равно нулю, то оно будет записано в блок 8 по нулевому адресу. Если первое поступившее слово отличаетс  от нул , то сигнал логического нул  с выхода блока 4 сравнени  через элемент ИЛИ 5 и первый коммутатор 6 поступит на счетный вход счет чика 10, увеличива  его состо ние на единицу. При этом первое отличное от нул  слово будет записано в первую  чейку блока 8. В конце такта записи по адресу л Происходит прием слова, записанного в данном такте в блок 8, в буферный регистр 3, и оно становитс  предыдущим дл  слова, которое поступит дл  записи в следующем такте. Счетчик 7 уменьшает свое состо ние перед каждым очередным циклом под действием синхроимпульсов на входе 18, Счеттчик 10 увеличивает свое сое- то ние только перед записью слова, отличного от предыдущего. Таким образом , в блоке 8 за врем  одного цикла записи будет записана последовательность отличающихс  друг от друга информационных слов. А в блоке 13 будет записана последовательность единиц и нулей, причем единица будет соответ- стЕовать совпадению записываемого (считываемого) н данном такте инфор-

мационного слова со словом, записанным (считанным) в предыдущем такте. По окончании одного цикла записи через К. тактов синхроимпульсов на входе 18 произойдет переключение счет ного триггера 17 в ноль сигналом зае ма с выхода счетчика 7. Одновременно произойдет запись кода задержки в счетчик 7, обнуление счетчика 10, и начнетс  новый цикл задержки. При это перва  половина блоков пам ти (блоки 8 и 13) будет приведена в режим чтени . В первом такте режима чтени  происходит чтение информации из бло- ка 13 по адресу К. Считанна  информаци  (ноль гши единица) через первы коммутатор 6 поступит на счетный вход счетчика 10. Причем, если будет счи- тьшатьс  единица, то счетчик 10 не изменит свое состо ние, а если будет считьшатьс . ноль,то счетчик 10увеличит свое состо ние на единицу.После эти го начнетс  чтение из блока 8 информационного слова, хран щегос  по ад- ресу, установленному счетчиком 10. Пока должны будут считыватьс  совпадающие слова информационной последовательности (.которым соответствует чтение логических единиц из блока 13), состо ние счетчика 10 не будет измен тьс , так как на его вхоге посто нно удерживаетс  сигнал логической единицы. В выходной регистр 16 при зтом в каждом такте чтени  счи- тьшаетс  информаци  из одной и той же  чейки блока 8 адрес которой установлен счетчиком 10, При считьшании слов, отличающихс  от предыдущего, из блока 13 на вход счетчика 10 пос- тупает сигнал логического нул , увеличивающий его состо ние на единицу и следующее, отличающеес  слово буде считано по новому адресу из блока 8 в выходной регистр 16.

Аналогично работает и втора  половина блоков пам ти (блоки 9 и 1А).

йсли количество соседних, отлиающихс  друг от друга задерживаемых информационных слов в пределах одного цикла задержки превышает емкость блоков 8 или 9, то на выходе переполнени  счетчиков 10 и 12 по витс  сигнал логического нул , который через элемент И 17 поступает на выход 22 устройства, свидетельству, о превыще- нии емкости накопител .

о g 0 5 О 0 5

0

5

Claims (1)

1. Формула изобретени 

   Устройство дл  задержки цифровой информации с уплотнением, содержащее первый счетчик, первый и второй блоки пам ти, элемент ИЛИ, элемент И, счетный триггер и выходной регистр, причем информационные входы первого и второго блоков пам ти поразр дно объединены и  вл ютс  информацион гы- ми входами устройства, информационные выходы первого и второго блоков пам ти поразр дно объединены и подключены к информационным входам выходного регистра, выходы которого  вл ютс  информационными выходами устройства, пр мой выход счетного триггера подключен к входу управлени  режимом первого блока пам ти, инверсньй выход счетного триггера подключен к входу управлени  режимом второго блока пам ти , входы выборки первого и второго блоков пам ти объединены и соединены с входом приема выходного регистра , вычитающий вход и информационные входы первого счетчика  вл ютс  соответственно входом синхронизации и входом кода задержки устройства, отличающеес  тем, что, с целью упрощени  устройства, в него введены первый и второй элементы задержки , буферный регистр, блок сравнени , первый и второй коммутаторы, второй и третий счетчики, третий и че . вертый блоки пам ти, причем вход первого элемента задержки, первый вход элемента ИЛИ и вход приема буферного регистра подключены к входу синхронизации устройства, выход первого элемента задержки подключен к входу второго элемента задержки и. входам выборки третьего и четвертого блоков пам ти, выход второго элемента задержки соединен с входом приема выходного регистра, информационные входы буферного регистра соединены с информационными входами устройства, выход буферного регистра соединен с первьм входом блока сравнени , второй вход которого соединен с информационными входами устройства, выход блока сравнени  соединен с информационными входами третьего и четвертого блоков пам ти и вторьтм входом . элемента ИЛИ, выход которого соединен с первыми информационными входами первого и второго коммутаторов, вторые информационные входы которых подклю-.

   чены к информационным выходам третьего и четвертого блоков пам ти соот- ветственно, выходы первого и.второго Коммутаторов подключены к суммирующим :0ходам второго и третьего счетчиков соответственно, информационные выходы второго и третьего счетчиков под- шпочены соответственно к адресным 1)ходам первого и второго блоков пам ти , входы установки в О второго II третьего счетчиков, вход счетного триггера, вход приема первого счетчика подключены к выходу эаема пер- lioro счетчика, информационные выходы

   которого соединены с адресными входами третьего и четвертого блоков па м ти, управл ющий вход первого коммутатора и вход управлени  режимом третьего блока пам ти подключены к пр мому выходу счетного триггера, управл ющий вход второго коммутатора и вход управлени  режимом четвертого блока пам ти подключены к инверсному вьпсоду счетного триггера, выходы переполнени  второго, и третьего счетчиков подключены к входам элемента И, выход которого  вл етс  .выходом переполнени  устройства,