SU1541585A1

SU1541585A1 - Устройство дл задержки информации

Info

Publication number: SU1541585A1
Application number: SU884431025A
Authority: SU
Inventors: Владимир Николаевич Лацин; Евгений Леонидович Полин; Александр Валентинович Дрозд; Анатолий Григорьевич Шипита; Валерий Александрович Соколов
Original assignee: Специальное Проектно-Конструкторское Бюро "Дискрет" Одесского Политехнического Института
Priority date: 1988-05-25
Filing date: 1988-05-25
Publication date: 1990-02-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении линий задержки цифровой информации. Цель изобретени - повышение достоверности функционировани устройства. Устройство содержит входной 1 и выходной 7 регистры, первый 2 и второй 8 блоки свертки по модулю два, первый 3, второй 9, третий 12 и четвертый 13 триггеры, первый 4 и второй 10 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик 5 адреса, блок 6 пам ти, блок 11 сравнени , элемент И 14. Устройство позвол ет обнаруживать ошибки в контрольном и информационных разр дах. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано в линиях задержки цифровой информации. 5

Цель изобретения - повышение достоверности функционирования устройства. ·

На чертеже изображена структурная схема устройства для задержки инфор- щ мации.

Устройство содержит входной регистр 1, первый блок 2 свертки по модулю два, первый триггер 3, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, счетчик 15 5 адреса, блок 6 памяти, выходной регистр 7, второй блок 8 свертки по модулю два, второй триггер 9, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, блок 11 сравнения, третий триггер 12, четвер- 20 тый триггер 13, элемент И 14, вход 15 синхронизации, информационные входы 16, информационные выходы 17, выход 18 Ошибка в контрольном разряде, выход 19 Ошибка в информационных 25 разрядах.

Устройство работает следующим образом.

В начальный момент времени происходит обнуление всех регистров и ₃θ триггеров устройства и счетчика 3 адреса (цепи начальной установки не показаны). Далее на входы 16 устройства начинают поступать слова задерживаемой последовательности, сопровождаемые синхроимпульсами типа меандр на входе 15 синхронизации устройства. Причем во время первой половины такта происходит чтение информации из ячейки, записанной К тактов назад ₄θ в данную ячейку, а во время второй половины такта происходит запись в эту же ячейку новой информации, которая в свою очередь будет считана через К тактов, где К - величина за- д^ держки. Значение кода К определяется коэффициентом пересчета счетчика 5, который по переднему фронту импуль-— сов синхронизации циклически перебирает последова'Гельность адресов ячеек блока 6 с нулевого по (К-1)-й адрес. Тем самым осуществляется задержка поступающей на вход устройства информации на К тактов. Прием информации во входной регистр 1 и первый триггер 3 осуществляется по переднему фронту синхроимпульсов, прием информации в выходной регистр 7 и триггера 9, 12 и 13 осуществляется по зад нему фронту этих же синхроимпульсов. Информация записывается в блок 6 вместе с соответствующим контрольным · разрядом, который представляет собой свертку по модулю два данного и последующего информационных слов. Таким образом, каждый контрольный разряд учитывает значение соседних информационных слов.

Считанная информация, вместе с контрольным разрядом, заносится в выходной регистр 7 по заднему фронту импульсов синхронизации. Одновременно с этим вновь вычисленный контрольный разряд для считанного информационного слова заносится во второй триггер 9. Вычисление контрольного разряда происходит аналогично вычислению контрольного разряда при записи информации в блок 6,

Результат сравнения выделяется блоком 11 и в конце каждого такта чтения заносится в триггер 12 (по заднему фронту синхронизации). При нормальной работе устройства в триггер 12 постоянно заносится сигнал логического 0. При одиночном искажении контрольного разряда на выходе триггера 12 появляется сигнал логической 1, который удерживается в течение одного такта.

Если же происходит искажение информационного разряда, это вызывает появление сигнала логической 1 на выходе триггера 12 в течение двух тактов (так как искаженное слово принимало участие в формировании двух смежных контрольных разрядов, считываемых последовательно из блока 6). В этом случае на выходе элементаЙ14 формируется сигнал логической 1 в течение одного такта.

Сигналы контроля задержаны на два такта относительно такта появления сбойной информации на выходе блока 6.

Таким образом, предлагаемое устройство позволяет распознавать одиночные сбои информационных (сигнал .. на выходе 19) и контрольного разрядов блока 6 (сигнал длительностью в один такт на выходе 18), что повышает достоверность функционирования устройства.

Claims

Формула изобретения

Устройство для задержки информации, содержащее блок памяти, входной и выходной регистры, первый и второй первого триггера и первому входу пер блоки свертки по модулю два, блок вого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, втосравнения и счетчик адреса, причем рой вход которого соединен с выхоинформационные входы входного регистра и входы первого блока свертки по модулю два поразрядно объединены и являются информационными входами устройства, выходы входного регистра подключены к входам информационных разрядов блока памяти, выходы информационных и контрольного разрядов которого подключены соответственно к входам информационных и контрольного разрядов выходного регистра, выходы которого являются информационными выходами устройства, выход контрольного разряда выходного регистра подключен к первому входу блока сравнения, выход счетчика адреса подклю- 20 чей к адресному входу блока памяти, отличаю щ е е с я тем, что, с целью повышения достоверности функционирования устройства, в,него введены первый и второй элементы ИСКЛЮЧАЮ- 25 ЦЕЕ ИЛИ, с первого по четвертый триггеры и элемент И, причем выход первого блока свертки по модулю два подключен к информационному входу дом первого триггера, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключей к входу контрольного разряда блока памяти, выход Второго блока свертки по модулю два подключен к информационному входу второго триггера и первому входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом второго триггера, выход блока сравнения соединен с информационным входом третьего триггера, выход третьего триггера соединен с информационным входом четвертого триггера и первым входом элемента И и является выходом Ошибка в контрольном разряде устройства, выход четвертого триггера подключе^ к второму входу элемента И, выход которого является выходом Ошибка в информационных разрядах, входы приема входного и выходного регистров, входы синхронизации триггеров, счетный вход счетчика адреса и вход записи-считывания блока памяти объединены и являются входом синхронизации устройства.