SU1425787A1 - Запоминающее устройство с обнаружением ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств с высокой достоверностью вьщаваемой информации. Цель . изобретени  - повьшение быстродействи  устройства, которое достигаетс  за счет уменьшени  времени дл  вычислени  контрольных разр дов и детерминировани  сигнала ошибки. Устройство содержит регистр 1 числа, первый 2 и второй 6 блоки элементов НЕРАВНОЗНАЧНОСТЬ , первый 3 и второй 7 блоки свертки, регистр 4 адреса, блок,5 пам ти, выходной регистр 8 и блок 9 сравнени , 1 ил.

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано при построении запоминающих устройств с высокой достоверностью выдаваемой информаттии.

Цель изобретени  повьшение быстродействи  устройства.

На чертеже представле а структурна  схема устройства.

Устройство содержит регистр 1 числа , первый блок 2 .элементов НЕРАВНОЗНАЧНОСТЬ , первый блок 3 свертки, регистр 4 адреса, блок 5 пам ти, второй блок 6 элементов НЕРАВНОЗНАЧНОСТЬ , второй блок 7 свертки, выходной регистр 8, блок 9 сравнени , адресные входы 1 О,-управл ющий вход П, вход 12 управлени  записью, информационные входы 13, вход 14 управлени  чтением, тчформационные выходы 15 и контрольный выход 16.

Устройство работает следующим образом ,

На адресные входы 10 устройства поступает адрес  чейки блока 5, в ко торз ю должно записатьс  информационное слово, которое одновременно с . адресом поступает на информационные входы. Прием адреса в регистре 4 адреса происходит по отрицательному перепаду на входе 11, Далее на . вход 12 управлени  записью поступает сигнал записи, по которому происходит прием информационного слова в регистр 1.,Под управлением этого же сигнала блок 5 переводитс  в режим записи. При этом на его информационные входы поступает поразр дна  сумма по модулю два входного слова, хран щегос  в регистре 1, и адреса, по которому данное слово должно быть записано ,

При чтении из этой  чейки блока 5 адрес аналогично режиму записи заноситс  в регистр 4, а на вход 14 управлени  чтением подаетс  сигнал чтени , который переводит блок 5 в режим чтени . Кодированное при записи информационное слово с некоторой задержкой считьшаетс  из блока 5 и вместе с адресом чтени  поступает на входы блока 6, где происходит декодирование считываемой информации.

Декодированное слово записъшает- с  в выходной регистр 8 вместе с контрольными разр дами, вычисленными блоком 3 свертки до записи соответствующего информационного слова в

блок 5. Контрольные разр ды вычисл ютс  как свертка по модулю. Занесение информации в выходной регистр 8 происходит по заднему фронту сигнала управлени  чтением на входе 14, . Второй блок 7 свертки вычисл ет контрольные разр ды дл  декодированного слова как свертку по тому же модулю,

что и блок 3. Блок 9 сравнени  производит анализ совпадени  контрольных разр дов вьмисленных до записи и кодировани  и после считьшани  декодировани  .

При нормальной работе разр дных и адресных цепей устройства (хранение информации в блоке 5 осуществл етс  без искажени  и адрес чтени  соответствует адресу записи) декодирование считанного блока 5 слова происходит правильно и контрольные разр ды , считанные из блока 5, совпадают с контрольными разр дами, вычисленными вторым блоком 7 свертки. На выходе блока 9 сравнени  при этом будет удерживатьс  сигнал логического нул . Если произошло искажение информации в блоке 5 в процессе хранени  или или произошел сбой в адресных цеп х

(закоротка или обрыв то контрольные разр ды, вычисленные дл  декодированного слова, не совпадают с контрольными разр дами, считанными из блока 5. При зтом на выходе 16 устройства по витс  сигнал логической единицы,

свидетельствующий о сбое, в устройстве . ,

0

5

0

5

Claims (1)

1. Формула изобретени  Запоминающее устройство с обнаружением ошибок, содержащее блок пам ти , регистр числа, регистр адреса, выходной регистр, первьй и второй блоки свертки и блок сравнени , причем информационный вход регистра числа  вл етс  информационным входом устройства, информационные входы регистра адреса  вл ютс  адресными входами устройства, вход приема регистра адреса  вл етс  управл ющим входом устройства, выходы регистра адреса соединены с адресными входами блока пам ти, выходы контрольных разр дов блока пам ти соединены с входами контрольных разр дов выходного регистра , выходы информационных разр дов которого  вл ютс  информационными выходами устройства, выходы контрольных разр дов выходного регистра сое31Д257874

   дииены с входами первой группы блокадами первого блока свертки, выходы Сравнени , вход записи блока пам типервого блока элементов НЕРАВНОЗНАЧ- и вход приема регистра числа объеди-НОСТЬ и первого блока свертки соединены и  вл ютс  входом управлени нены соответственно с входами инфор- записью устройства, вход чтени  бло-мационных и контрольных разр дов ка пам ти и вход приема выходного ре-блока пам ти, выходы информационных гистра объединены и  вл ютс  входомразр дов блока пам ти подключены к управлени  чтением устройства, о т -информационным входам второго блока личающеес  тем, что, с Q элементов НЕРАВНОЗНАЧНОСТЬ, выходы целью повышени  быстродействи  уст-которого соединены с входами инфор- ройства, в него введены первый и вто-мационных разр дов выходного регист- рой блоки элементов НЕРАВНОЗНАЧНОСТЬ,ра, выходы информационных разр дов причем управл ющие входы обоих бло-выходного регистра подключены к ков поразр дно объединены и соедине- 15 входам второго блока свертки, ны с адресными входами устройства,выходы которого соединены с входами выходы регистра числа соединены свторой группы блока сравнени , выход информационными входами первого бло-которого  вл етс  контрольным вьгхо- ка элементов НЕРАВНОЗНАЧНОСТЬ и вхо-дом устройства.