SU1277215A1 - Запоминающее устройство с обнаружением ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств с обнаружением ошибок и возможностью локализации неисправностей . Цель изобретени  - повьппение надежности устройства. Устройство содержит накопитель, два регистра адреса , сумматоры по модулю два, счетчик, группы элементов И, два дешифратора, счетчик, регистры контрольной информации , два коммутатора, группы элементов И-НЕ. В устройстве происходит локализации неисправности (определ етс  в адресной или информационной част х находитс  неисправность), обнаруживаетс  ошибка при приеме массивов информации, поступающей в устройство непрерывно. 1 ил.

Description

ю |

N5

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств с обнаружением ошибок и возможностью локализации неисправностей .

Цель изобретени  - повьппение надежности устройства.

На чертеже изображена структурна  схема запоминающего устройства с обнаружением ошибок.

Устройство содержит накопитель 1, входной регистр 2числа, выходной регистр 3 числа, первьш 4 и второй 5 регистры.адреса, элементы ИЛИ 6, первый 7, второй 8 и третий 9 сумматоры по модулю два, элемент И 10, элемент НЕ 11, 12, вторую 13 и третью 14 группы элементов И, счетчик 15, первую 16 и вторую 17 группы элементов И-НЕ, первый 18 и второй 19 дешифраторы, первьй 20 и второй 21 коммутаторы, регистры 22 контрольной информации, причем поле 23 каждого регистра 22 предназначено дл  хранени  содержимого счетчика 15 поле 24 - дл  хранени  поразр дной суммы по модулю два кодов адресов слов массива, поле 25 - дл  хранени  поразр дной суммы по модулю два кода слов массива. Разр ды полер 24 и 25 каждого регистра 22 выполнены на базе триггеров со счетным входом.

На чертеже обозначены информационный 26 и адресный 27 входы устройства . На вход 28 поступает адрес массива , на входы 29 к 30 - управл ющие сигналы. Устройство имеет первьш 31, второй 32, третий 33, четвертьй 34 выходы.

Устройство работает следующ1;-1м образом .

В исходном состо нии регистры 2-5 и 22, а также счетчик 15 обнулены . В режиме записи код адреса, код записываемого слова и код адреса массива подаютс  соответственно на входы регистров 4, 2 и 5 и происходит запись слова в соответствующую Ячейку накопител  1. Одновременно код записываемого слова подаетс  через элементы 1ШК 6 на вход с:/мматора 7 и на вход коммутатора 20, а код адреса - на вход сумматора 8 и вход коммутатора 2С. Сумматоры 7 и 8 вырабатывает биты четности адреса и записьшаемого слова. Биты четности объедин ютс  сумматором 9 в результирующий бит. с входа 29 на вход элемента НЕ 11 при этом поступает нулевой сигнал. Следовательно, на выходе элемента НЕ 11 при этом единичный уровень, В случае едийичного значени  результирующего бита он через элемент И 10 поступает на вход счетчика 15. Содержимое счетчика 15 (он  вл етс  реверсивным) увеличиваетс  на единицу , так как при записи информации он работает как суммирующий.

Код адреса массива с регистра 5 поступает на вход дешифратора 18, который вырабатывает управл ющий сигнал, обеспечивающий прием через коммутатор 20 на соответствующий (в соответствии с содержимым регистра 5) регистр 22 с входов 26 и 27 устройства. При этом в поле 24 на счетные входы триггеров поступают коды адресов слов записываемого массива, а в поле 25 - коды слов массива.

Таким образом, к концу записи всего массива информации в накопитель 1 счетчик 15 зафиксирует количество результирующих одиночных битов, равных единице, а в поле 24 и поле 25 регистра 22 контрольной информации будут хранитьс  поразр дные суммы по модулю два кодов адресов массива и кодов записанных слов соответственно. Зафиксированное счетчиком 15 число (контрольный код) по фронту окончани  импульса записи последнего числа массива в накопитель 1 заноситс  через коммутатор 20 в поле 23 выбранного регистра 22, где сохран етс  до тех пор, пока соответствующий массив информации Н11ХОДИТСЯ в накопителе 1, а счетчик 15 обнул етс .

С приходом импульса записи первого числа следуюп;,его массива информации устройство аналогично описанному выше производит его запись. Кон грольна  информаци  этого массива будет формироватьс  и хранитьс  в пол х следующего регистра 22.

Перед считыванием информации соответствующий контрольный код из пол  23 регистра 22 записываетс  в счетчик 15. Выбор соответствующего регистра 22 обеспечиваетс  управл ю1Вд-1м сигналом с дешифратора 18, а запись в счетчик 15 - управл ющим сигналом с входа 29 устройства.

Claims (1)

1. В режиме считьгоани  массива информации в каждом такте обращени  число, соответствующее зада1шому адресу. 3 извлекаетс  из накопител  1, поступает на выход устройства и через регистр,3, элементы ИЛИ группы 6 на сумматор 7, а через коммутатор 2 на счетные входы триггеров пол  25 выбранного регистра 22. Одновременно код адреса подаетс  через коммут тор 20 на счетные входы триггеров пол  24 регистра 22 и на сумматор 8 Сумматоры 7 и 8, как и при записи вырабатывают биты четности адреса и считываемого слова, объедин емые . сумматором 9 в результирующий бит. При этом на вход 29 устройства подаетс  нулевой сигнал. Результирующий. бит через элемент И 10 поступает на вход счетчика 15, который при считывании работает как вычитающий. После считывани  последнего числа массива информации в поле 24 регистра 22 будет зафиксирован результат поразр дного суммировани  кодов адресов записанных и затем считанных слов, в поле 25 - результат поразр дного суммировани  кодов этих слов, в счетчике 15 - код суммарного количества ошибок, возникших при записи или считывании в устройство и вы вленных контролем по четности. В случае нулевого значени  содержимого счетчика 15 по сигналу дешифратора 19 коды, хран щиес  в пол х 24 и 25 соответствующего регистра 22, с инверсных выходов регистра через коммутатор 21 вьщаютс  соответственно на входы элементов И-НЕ первой 16 и второй 17 групп И-НЕ. Единичньш сигнал на выходе 33 элементов И-НЕ первой группы 16 свидетельствует об отсутствии ошибок в адресных цеп х устройства, а единичный сигнал на выходе 34 элементов И-НЕ второй 17 группы - в информационной цепи. Нулевой сигнал хот  бы на одном из выходов 33 и 34 указывает на наличие ошибок в устройстве, возникших при записи или считывании вы вленных контролем с использованием поразр дного суммировани  кодов чисел и адресов . Ненулевое значение содержимого счетчика 15, которое вьщаетс  на выход 32, указывает количество ошибок, возникающих в устройстве и вы вленньк контролем по четности. Дл  анали за, где именно возникли ошибки (в ин формационной части или адресной), де шифратор 19 обеспечивает выдачу на 15 выходы 33 и 34 содержимого полей 24 и 25 регистра 22, при нулевых значени х содержимого счетчика 15 и полей 24 и, 25 регистра 22 принимаетс  решение о безошибочности выдаваемой из устройства информации. Формула изобретени  Запоминающее устройство с обнаружением ошибок, содержащее накопитель, входной регистр числа, первый регистр адреса, выходной регистр числа , элементы ИЛИ, суьматоры по модулю два, счетчик, перв то группу элементов И, элемент НЕ и элемент И причем входы накопител  подключены соответственно к выходам входного регистра числа и первого .регистра адреса , а выходы - к входам выходного регистра числа, выходы которого соединены с одними из входов элементов ИЛИ, входы первого и второго сумматоров по модулю два подключены соответственно к входу первого регистра адреса и к выходам элементов ИЛИ, выходы первого и второго сумматоров по модулю два соединены соответственно с входами третьего сумматора по модулю два, другие входы элементов ИЛИ, входы первого регистра адреса  вл ютс  соответственно информационным и первым адресным входом устройства, первый и второй входы элемента И подключены соответственно к выходу третьего сумматора по модулю два и к выходу элемента НЕ, вход которого соединен с первыми входами элементов И первой группы и  вл етс  первым, управл ющим входом устройства, выходы элементов И первой группы соединены с одним из входов счетчика, другой вход которого подключен к выходу элемента И, отличающеес  тем, что, с целью повьшзени  надежности устройства, в него введены второй регистр адреса,первьш и второй дешифраторы , первый и второй коммутаторы , регистры контрольной информации , втора  и треть  группы элементов И, перва  и втора  группы элементов И-НЕ, причем входы второго регистра адреса  вл ютс  вторым адресным входом устройства, а выходы со- единены с входами первого дешифратора , выходы которого соединены с пер- выми входами первого и второго комS мутаторов, второй вход первого коммутатора соединен с информащтонным входом устройства, третий вход - с адресным входом устройства, четвертый вход первого коммутатора соединен с выходом счетчика, п тый вход с выходом выходного регистра числа, выходы первого ко мутатора соединены с входами регистров контрольной информации, выходы которых соединены с входами группы второго коммута тора, второй и третий входы второго коммутатора соединены с первым и вторым выходами второго дешифратора один из вьрсодов второго коммутатора 56 соединен с вторыми входами элементов И первой группы, другие вькодыс входами элементов И-НЕ групп, выходы которых  вл ютс  одними из выходов устройства, третий выход второго дешифратора соединен с первыми входами элементов И второй группы, вторые входы которых соединены с выходом счетчика, а выходы  вл ютс  другими выходами устройства,, входы второго дегнифратора соединены с выходами элементов И третьей группы, одни входы которых подключены к выходу счетчика,а другие входы  вл ютс  вторым управл ющим входом устройства.