SU1164791A1 - Запоминающее устройство с обнаружением ошибок - Google Patents
Запоминающее устройство с обнаружением ошибок Download PDFInfo
- Publication number
- SU1164791A1 SU1164791A1 SU843725341A SU3725341A SU1164791A1 SU 1164791 A1 SU1164791 A1 SU 1164791A1 SU 843725341 A SU843725341 A SU 843725341A SU 3725341 A SU3725341 A SU 3725341A SU 1164791 A1 SU1164791 A1 SU 1164791A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- output
- register
- input
- elements
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
ЗАПОМИНАНШЩЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ ОШИБОК, содержащее накопитель , регистр слова, адресный регистр, выходной регистр, группу элементов ИЛИ, первьй, второй и третий сумматоры по модулю два, первый элемент И, счетчик, причем входы накопител подключены соответственно к выходам регистра слова и адресного регистра, а выходы - к входам выходного регистра, выходы которого соединены с первыми входами элементов ИЛИ группы, причем выходы элементов ИЛИ группы и вход адресного регистра соединены соответственно с входами второго и первого сумматоров по мо-. дулю два, выходы которых подключены к входам третьего сумматора -по модулю два, выход которого соединен с вторым входом первого элемента И, вторые входы элементов ИЛИ группы, входы адресного регистра и выход счетчика вл ютс соответственно информационньми и адресными входами и контрольным вьпсодрм устройства, отличающеес тем, что, с целью повышени надежности устройства , внего введены второй элемент И и четвертый сумматор по модулю два, первый вход которого соединен с выходом первого элемента И, а второй вход подключен к одному из выходов выходного регистра, а выход соединен с входом счетчика, причем выход третьего сумматора по модулю два соединен с вторым входом второго элемента И, выход которого соединен с одним иэ входов регистра слова, другие входы которого соединены с вторыми входами элементов ИЛИ группы , а первые входы первого и второго элементов И О) вл ютс соответственно первым и втоNU рым управл ющими входами устройства. СО
Description
Изобретение относитс к запоминающим устройствам.
Цель изобретени - повьшение надежности устройства путем исключени случаев ложных сбоев при передаче массивов с повтор ющимис адресами и повьппение диагностичности системы.
На чертеже представлена функциональна схема предлагаемого устройства .
Устройство содержит накопитель 1 , соединенный с регистром 2 слова., адресным регистром 3 и через выходной регистр 4 с элементами ИЛИ группы 5, к выходу которой подключен второй сумматор 6 по модулю два, выход которого соединен с первым входом третьего сумматора 7 по модулю два, второй вход которого подключен к выходу первого сумматора 8 по моцулю два, а выход соединен с вторым элементом 9 И -и через элемент 10 И - с четвертым сумматором 11 по модулю два и сче1чиком 12, входы 13 JH 14 вл ютс управл ющими входами устройства.
Устройство работает следующим образом . .
Б исходном состо нии регистры 2-4, а также счетчик 12 обнулены. В режиме записи массива информации код адреса и код записываемого слова подаютс соответственно на входы адресного регистра 3 и на входы регистра 2 слова. Одновременно код адреса и код записьшаемого слова подаютс соответственно на первый сумматор 8 по модулю два и через элементы ИЛИ группы 5 - на второй сумматор 6 по модулю два, которые вырабатьшают биты четности адреса и записьшаемого слова. Биты четности об.ъедин ютс третьим сумматором 7 по модулю два в результирующий бит. С управл ющего входа 14 на вход второго элемента 9И при записи информации поступает единичный сигнал. Результирующий бит через второй элемент 9 И поступает на один из входов регистра 2 слова, пос ,ле чего производитс запись слова в соответствующую чейку накопител 1. Одним из разр дов записьшаемого слова вл етс результирующий, бит четности .
В режиме считывани массива информации в каждом такте обращени чис-ло , соответствующее коду адреса, извлекаетс из накопител 1. Информационные разр ды при этом через выходной регистр 4 поступают на выход устройства. Одновременно бит четности считанного слова поступает на четвертый сумматор 11 по модулю два, а код адреса и код считанного слова подаютс соответственно на первый сумматор 8 .по модулю два. и через элементы ИЛИ группы 5 - на второй сумматор 6 по модулю два, которые, как и при записи, вырабатывают биты четности адреса и считьгоаемого слова , объедин емые третьим сумматором 7 по модулю два в результирующий бит. При считьтании информации на
вход 13 поступает единичный сигнал. Результирующий бит через первый
элемент 10 И поступает на вход четвертого сумматора 11 по модулю два, который по каждому слову массива при несравнении результирующих битов по записи и считыванию информации формирует сигнал, ошибки, поступающий на вход счетчика 12. Последний формирует код суммарного количества ошибок в массиве информации. К началу записи нового массива информации счетчик устанавливаетс -в нулевое состо ние.
В предлагаемом устройстве контрольный бит четности записьгоаетс по каждому слову входной информации. При поступлении на вход устройства слов с одинаковыми адресами контрольный бит четности предьщущего слова, записанного в накопитель, перетираетс битом четности следующего слова с этим же адресом. Таким образом, введение четвертого сумматора по модулю два, второго элемента И и орга- низаци иовых св зей позвол ет при записи информации сохранить в накопителе контрольный бит последнего слова в пачке слов с повтор ющимис адресами, который поступает на контроль при считьшаиии информации, чем достигаетс возможность обработки массивов информации с повтор ющимис адресами и повышаетс диагностическа способность системы, что в целом повьшает надежность запом1 нающего устройства.
Claims (1)
- ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ ОШИБОК, содержащее накопитель, регистр слова, адресный регистр, выходной регистр, группу элементов ИЛИ, первый, второй и третий сумматоры по модулю два, первый элемент И/ счетчик, причем входы накопителя подключены соответственно к выходам регистра слова и адресного регистра, а выходы - к входам выходного регистра, выходы которого соединены с первыми входами элементов ИЛИ группы, причем выходы элементов ИЛИ группы и вход адресного регистра соединены соответственно с входами второго и первого сумматоров по модулю два, выходы которых подключены к входам третьего сумматора -по модулю два, выход которого соединен с вторым входом первого элемента И, вторые входы элементов ИЛИ группы, •входы адресного регистра и выход счетчика являются соответственно информационными и адресными входами и контрольным выходом устройства, отличающееся тем, что, с целью повышения надежности устройства, в'него введены второй элемент И и четвертый сумматор по модулю два, первый вход которого соединен с выходом первого элемента И, а второй вход подключен к одному из выходов выходного регистра, а выход соединен 3 с входом счетчика, причем выход третьего сумматора по модулю два соединен с вторым входом второго элемента И, выход которого соединен с одним из входов регистра слова, другие входы которого соединены с вторыми входами элементов ИЛИ группы', а первые входы первого и второго элементов И являются соответственно первым и вторым управляющими входами устройства.£U<,„1164791 ί 1164791 · 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843725341A SU1164791A1 (ru) | 1984-01-30 | 1984-01-30 | Запоминающее устройство с обнаружением ошибок |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843725341A SU1164791A1 (ru) | 1984-01-30 | 1984-01-30 | Запоминающее устройство с обнаружением ошибок |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1164791A1 true SU1164791A1 (ru) | 1985-06-30 |
Family
ID=21113095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843725341A SU1164791A1 (ru) | 1984-01-30 | 1984-01-30 | Запоминающее устройство с обнаружением ошибок |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1164791A1 (ru) |
-
1984
- 1984-01-30 SU SU843725341A patent/SU1164791A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 672655, кл. СПС 29/00, 1977. Авторское свидетельство СССР № 955197, кл. G 11 С 11/00, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO1987006737A1 (en) | Specialized parity detection system for wide memory structure | |
SU1164791A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU1483494A2 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU1034070A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU1075312A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
SU452860A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1277215A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU504249A1 (ru) | Запоминающее устройство с самоконтролем | |
SU875471A1 (ru) | Запоминающее устройство с автономным контролем | |
SU842977A1 (ru) | Запоминающее устройство с автономнымКОНТРОлЕМ | |
SU955197A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU1302329A1 (ru) | Запоминающее устройство с самоконтролем | |
SU955212A2 (ru) | Запоминающее устройство с самоконтролем | |
SU970480A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1088073A2 (ru) | Запоминающее устройство с обнаружением ошибок | |
RU1791851C (ru) | Запоминающее устройство | |
SU1081669A1 (ru) | Запоминающее устройство с автономным контролем | |
SU641503A1 (ru) | Запоминающее устройство с блокировкой неисправных элементов пам ти | |
SU1539843A1 (ru) | Одноразр дное оперативное запоминающее устройство с коррекцией ошибок | |
SU736177A1 (ru) | Запоминающее устройство с самоконтролем | |
SU942164A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1128294A1 (ru) | Запоминающее устройство с исправлением ошибок | |
SU1251188A1 (ru) | Запоминающее устройство с самоконтролем | |
SU855730A1 (ru) | Запоминающее устройство с самоконтролем | |
SU705526A1 (ru) | Устройство дл контрол пам ти |