SU1483494A2

SU1483494A2 - Запоминающее устройство с обнаружением ошибок

Info

Publication number: SU1483494A2
Application number: SU874312553A
Authority: SU
Inventors: Борис Дмитриевич Вилесов; Галина Ильинична Коневцова
Original assignee: Предприятие П/Я В-2969
Priority date: 1987-10-02
Filing date: 1987-10-02
Publication date: 1989-05-30

Abstract

Изобретение относитс к запоминающим устройствам и может быть использовано в устройствах передачи информации, содержащих запоминающие устройства. Цель изобретени - повышение достоверности контрол устройства. Устройство содержит накопитель 1, регистр 2 слова, адресный регистр 3, выходной регистр 4, элементы ИЛИ группы 5, сумматоры 6, 7, 8, 11, 16, 17 по модулю два, элементы И 9, 10, 15, счетчик 12, управл ющие входы 13, 14 устройства. В устройстве при считывании каждого слова массива информации контролируетс правильность записи информации в накопитель и определ етс наличие ошибки в считываемом слове. Введение новых элементов и организаци новых св зей позвол ют сформировать контрольный бит четности, который поступает на контроль в режиме считывани информации. Кроме того данный бит четности несет информацию правильной работы устройства по всему тракту прохождени информации. 1 ил.

Description

Изобретение относится к запоминающим устройствам и может быть использовано в устройствах передачи информации, содержащих запоминающие устройства.

Цель изобретения - повышение достоверности контроля устройства путем фиксации сбойных слов.

На чертеже представлена функциональная схема устройства.

Устройство содержит накопитель 1, соединенный с регистром 2 слова, адресным регистром 3 и через выходной регистр 4 с элементами ИЛИ группы 5, к выходу которой подключен второй сумматор 6 по модулю два, выход которого соединен с первым входом третьего сумматора 7 по модулю два, второй вход которого подключен к выходу первого сумматора 8 по модулю два, а выход соединен с вторым элементом И 9 и через первый элемент И 10 - с четвертым сумматором 1 1 по модулю ' два и счетчиком 12, входы 13 и 14 являются управляющими входами устройства, первый из которых подключен к входу третьего элемента И 15, выход которого соединен через пятый сумматор 16 по модулю два с шестым сумматором 17 по модулю два.

Устройство работает следующим образом.

В исходном состоянии регистры 2-4, а также счетчик 12 обнулены. В режиме записи массива информации код адреса и код записываемого слова подаются соответственно на входы адресного регистра 3 и на входы регистра 2 слова. Одновременно код адреса и код записываемого слова подаются соответственно на первый .сумматор 8 по модулю два и через элементы ЮТИ группы 5 - на второй сумматор 6 по. модулю два, которые вырабатывают биты четности адреса и записываемого слова. Биты четности объединяются третьим сумматором 7 по модулю два в результирующий бит. С управляющего входа 14 на вход второго элемента И 9 при записи информации поступает единичный сигнал. Результирующий бит через второй элемент И 9 поступает на один из входов регистра 2 слова, после чего производится запись слова в соответствующую ячейку накопителя 1. Одним из разрядов записываемого слова является результирующий бит четности.

В режиме считывания массива информации в каждом такте обращения число, соответствующее коду адреса, извлекается из накопителя 1. Информационные разряды при этом через выходной регистр 4 поступают на выход устройства. Одновременно бит четности считанного слова поступает на четвертый ι сумматор 11 по модулю два и код адреса и код считанного слова подаются соответственно на первый сумматор 8 подмодулю два и через элементы ЮТИ группы 5 на второй сумматор 6 по модулю два, которые как и при записи вырабатывают биты четности адреса и считываемого слова, объединяемые третьим сумматором 7 по модулю два в результирующий бит. При считывании информации на вход 13 поступает единичный сигнал. Результирующий бит через первый элемент И 10 поступает на вход четвертого сумматора 11 по модулю два, который по каждому слову массива при несравнении результирующих битов по записи и считыванию информации формирует сигнал ошибки, поступающий на вход счетчика 12. Последний Формирует код суммарного количества ошибок в массиве информации .

Результирующий бит четности по записи по каждому слову массива информации поступает через третий элемент И 15 на пятый сумматор 16 по модулю” два, который объединяет бит четности адреса по считыванию с результирующим битом четности по записи и вырабатывает бит четности записываемого слова, который объединяется с сигналом ошибки шестым сумматором 17 по модулю два в выходной сигнал устройства. При исправной работе устройства сигнал ошибки отсутствует и на выходе сумматора 17 по модулю два выдается бит четности записываемого слова. При неисправной работе устройства сформированный сигнал ошибки искажает бит четности записываемого слова на выходе сумматора 17 по модулю два, .тем самым обнаруживается наличие ошибки при передаче данного слова. К началу записи нового массива информации счетчик 12 устанавливается в нулевое состояние, например, путем подачи управляющего сигнала на вход обнуления.

В устройстве при считывании каждого слова массива информации контро⁵ 1483494 лируется правильность записи информации в накопитель и определяется наличие ошибки в считываемом слове. Таким образом, введение пятого и шестого сумматоров по модулю два и третьего элемента И и организация новых связей позволяет сформировать контрольный бит четности, который посту отличающееся тем, что, с целью повышения достоверности контроля устройства, в него введены пятый, шестой сумматоры по модулю два и третий элемент И, первый вход которого соединен с вторым входом четвертого сумматора по модулю два, выход третьего элемента И соединен с перпает на контроль в режиме считывания информации, при'этом не требуется введение дополнительного оборудования в накопитель. Кроме того, данный бит четности несет информацию правильной работы устройства по всему тракту прохождения информации, что повышает надежность и диагностичность устройства.

Claims

Формула изобретения Запоминающее устройство с обнаружением ошибок по авт.св. № 1164791, вым входом пятого сумматора по модулю два, выход которого подключен к первому входу шестого сумматора по модулю два, вторые входы пятого и шестого сумматоров по модулю два под15 ключены соответственно к выходам первого и четвертого сумматоров по модулю два, второй вход третьего элемент· та И подключен к первому управляющему входу устройства, выход шестого сумматора по модулю два является контрольным выходом устройства.